12-存储系统02

第四章存储器1、存储器的分类2、存储器的层次结构（三级存储系统）3、主存储器（内存Mainmemory）4、高速缓冲存储器（Cache）5、虚拟存储器（VirtualMemory）6、相联存储器（了解）辅助存储器存储体驱动器译码器地址寄存器MAR控制电路读写电路数据缓冲寄存器MDR地址总线数据总线读写……………存储器的基本结构P72先送地址后读写数据存储器基本结构：存储体地址寄存器地址译码器数据缓冲寄存器读写控制线路3.1、主存储器概述3.2、主存储器构成3.2.1、位单元构成（RAM、ROM）3.2.2、地址译码（单向，双向）3.2.3、主存储器组成（芯片封装）3.3、主存储器扩展3.3.1、位扩展（数据线扩充）3.3.2、字扩展（地址线扩充）3.3.3、位字扩展（先位后字）3、主存储器内存条就是多个存储芯片的扩展分析问题找规律：（位扩展片选信号并联，字扩展片选信号分开）1）字、位同时扩展时：首先是位扩展，后是字扩展。2）片选信号/CS的连接：并联（位扩展），分开（字扩展）3）地址线的连接：片内地址线，所有的A0连在一起，所有的A1连在一起…所有的An连在一起。1K×41K×41K×41K×41K×41K×41K×41K×41K×81K×81K×81K×8两片并联四组串联分析：2片芯片位扩展，片选信号/CS并联，4组芯片字扩展，片选信号/CS分开（需要4个组片选信号）。3.3.3、位字扩展例如：现有芯片Intel21141K×4，扩展成4K×8的存储器。位字扩展：用多个存储芯片完成存储器字长、位长同时扩充。00000101001110010111011100010010001101000101011001111000思考1：地址从0开始，3位表示8个地址从1开始，4位表示8个思考2：所有A0连在一起，所有A1连在一起，所有A2连在一起……为什么？不同班级（存储芯片）的学号（存储单元地址），一班学号：1~30，二班学号：31~60；如插入一个同学到一班，学号怎么给？每个班（存储芯片）学号（存储单元地址）都是：1~30；学号（存储单元地址）前加班号（片选信号）区分班级（存储芯片）。这就解决了地址线的扩充问题。3.3.3、位字扩展地址线12条，其中高两位译码形成4个组片选信号。数据线8条。1K×41K×41K×41K×41K×41K×41K×41K×43.3.3、位字扩展例如：现有芯片Intel21141K×4，扩展成4K×8的存储器。00011011A0~A9/CSD0~D3A0~A9/CSD4~D7A0~A9/CSD0~D3A0~A9/CSD4~D7A0~A9/CSD0~D3A0~A9/CSD4~D7A0~A9/CSD0~D3A0~A9/CSD4~D7D0~D7A0~A9/CS0/WE/CS1/CS2/CS31K×41K×41K×41K×41K×41K×41K×41K×41K×81K×81K×81K×84K×8两片并联四组串联3.3.3、位字扩展A10~A113.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.4.1、存储芯片与CPU接口特性3.4.2、存储芯片与CPU连接举例3.4.3、存储器读写周期与CPU的配合3.4.4、动态存储器DRAM刷新3、主存储器内存插槽是主板上用来安装内存的地方。目前常见的内存插槽为SDRAM内存、DDR内存插槽。不同的内存插槽它们的引脚，电压，性能功能都是不尽相同的，不同的内存在不同的内存插槽上不能互换使用。168线的SDRAM内存金手指上有两个缺口；184线的DDRSDRAM内存金手指上只有一个缺口。Review：计算机主板学习各种RAM芯片主要有下列几类外部接口信号线：地址线—Ai数据线—Di片选线—/CE或/CS读写控制线—/WR或/WE电源线—Vcc+5V工作电源，GND接地访存信号—/MREQ3.4.1、存储芯片与CPU接口特性RAMCPU对存储器进行读写操作，首先由地址总线给出地址信号，然后发出读操作或写操作的控制信号，最后在数据总线上进行数据信号传输。所以实现存储器与CPU的连接要考虑三个部分：1、地址线的连接2、数据线的连接3、控制线的连接3.4.1、存储芯片与CPU接口特性1）低位地址线、数据线、电源线（不要求）直接相连；2）高位地址线全译码方式：高位地址线经译码后产生片选信号/CS；线译码方式：高位地址直接分别连至各芯片做片选信号/CS。3）控制总线：形成读/写控制信号/WE。连接方法3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.4.1、存储芯片与CPU接口特性3.4.2、存储芯片与CPU连接举例3.4.3、存储器读写周期与CPU的配合3.4.4、动态存储器DRAM刷新3、主存储器例1：CPU有16条地址线（A15~A0），8条数据线（D7~D0），/MREQ作为访问存储器的控制信号（低电平有效），/WE作为读写控制信号（/WE=0写，/WE=1读）现有芯片2114（1K*4）,要扩展为2KB内存，地址范围2000H~27FFH，片选信号由74138（3-8译码器）采用全译码方式进行。试画出CPU与3-8译码器及存储芯片的连接。解：所需要的芯片数=（M*N）/（m*n）=（2K*8）/（1K*4）=2*2=41K×41K×41K×41K×41K×81K×82K×83.4.2、存储芯片与CPU连接举例1K的地址范围：0000000000~1111111111=000~3FF=3FFABC000001010011100101110111Y0Y1Y2Y3Y4Y5Y6Y70111111110111111110111111110111111110111111110111111110111111110G1CBAG2BG2AY0Y1Y2Y3Y4Y5Y6Y7输入信号输出信号控制信号G1G2AG2B741383-8译码器高电平有效低电平有效低电平有效连片选信号连地址信号A0~A91K*4/CSD7~D4/CS0/CS1CPUA9~A0D3~D0/WE3-8译码器A12A11A10/Y7../Y1/Y0/MREQD7~D42.4、主存储器与CPU的连接地址范围2000~27FF:0010000000000000~0010011111111111A15A14A13A12A11A10A9A8…A0第一组地址2000~23FF：0010000000000000~0010001111111111第二组地址2400~27FF：0010010000000000~0010011111111111A0~A9/CS1K*4D3~D0A0~A91K*4/CSD7~D4A0~A9/CS1K*4D3~D0CBA000001/CS：说明低电平有效，CS输入0，表示选中芯片。G1G2AG2BA15A14A13例2：CPU有16条地址线（A15~A0），8条数据线（D7~D0），/MREQ作为访问存储器的控制信号（低电平有效），/WE作为读写控制信号（/WE=0写，/WE=1读），现有芯片1K*4（RAM），4K*8（RAM），2K*8（ROM），片选信号由74LS138（3-8译码器）采用全译码方式进行。试画出CPU与3-8译码器及存储芯片的连接。要求：1）主存地址分配如下：6000H~67FFH为系统程序区（ROM）6800H~6BFFH为用户程序区（RAM）2）合理选择芯片，说明各选几片？3）试画出CPU与3-8译码器及存储芯片的连接。解：因为，地址范围决定了存储器的容量。所以：ROM的地址范围：67FFH-6000H=7FFH（11个1）（2K*8）RAM的地址范围：6BFFH-6800H=3FFH（10个1）（1K*8）经分析，需要一片ROM（2K*8），两片RAM（1K*4）3.4.2、存储芯片与CPU连接举例CPUA9~A0D7~D0/WE3-8译码器CBAA13A12A11/Y7./Y5/Y4/MREQA10A10A9~A0ROM2K*8/CSD7~D0A0~A9RAM1K*4/CSD7~D4/CS：说明低电平有效，CS输入0，表示选中芯片。A0~A9/CSRAM1K*4D3~D01011002.4.2、存储芯片与CPU连接举例A15A14A13A12A11A10A9A8…A0ROM地址6000H~67FFH：0110000000000000~0110011111111111RAM地址6800H~6BFFH：0110100000000000~0110101111111111000G1G2AG2BA15A14例3：CPU有20条地址线（A19~A0），8条数据线（D7~D0），/MREQ作为访问存储器的控制信号（低电平有效），/WE作为读写控制电平（/WE=0写，/WE=1读）现有四片2K*8的芯片，用线译码构成8K*8存储器，（ROM），试画出CPU与存储芯片的连接。全译码方式：地址连续线译码方式：地址不连续3.4.2、存储芯片与CPU连接举例CPUA10~A0D7~D0/WEA14A13A12A11A10~A02K*8D7~D0A10~A02K*8D7~D0A10~A02K*8D7~D0A10~A02K*8D7~D000003.4.2、存储芯片与CPU连接举例线译码：地址不连续111111111111/CS/CS/CS/CSA19A18A17A16A15A14A13A12A11A10A9A8…A0芯片0#地址07000H~077FFH：00000111000000000000~00000111011111111111芯片1#地址06800H~06FFFH：00000110100000000000~00000110111111111111芯片2#地址05800H~05FFFH：00000101100000000000~00000101111111111111芯片3#地址03800H~03FFFH：00000011100000000000~000000111111111111113.4.2、存储芯片与CPU连接举例线译码方式：地址不连续3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.4.1、存储芯片与CPU接口特性3.4.2、存储芯片与CPU连接举例3.4.3、存储器读写周期与CPU的配合3.4.4、动态存储器DRAM刷新3、主存储器CPU存取指令和对存储器进行读写操作有固定的时序。所以与CPU连接时，CPU的控制信号与存储器的读写周期之间的配合非常重要。读周期：送地址（经过译码与驱动延迟）、送片选信号/CS、发读命令。根据地址和片选信号建立时间的先后不同，有两种读数时间。若片选信号先建立如图(a)；若地址先建立如图(b)所示。在读过程中，地址信号、片选信号不能变3.4.3、存储器读写周期与CPU的配合写周期：送地址、送片选信号/CS、送数据、发写命令。3.4.3、存储器读写周期与CPU的配合在写过程中，地址信号、片选信号、数据信号都不能变例：下图是SRAM的写入时序图，其中R/W是读写命令控制线，当其低电平时写操作，请指出下图写入时序中的错误，并更正。写的过程当中，地址信号和数据信号都不能变新地址新地址新数据3.4.3、存储器读写周期与CPU的配合×√新数据新地址3.1、主存储器概述3.2、主存储器构成3.3、主存储器扩展3.4、主存储器与CPU的连接3.4.1、存储芯片与CPU接口特性3.4.2、存储芯片与CPU连接举例3.4.3、存储器读写周期与CPU的配合3.4.4、动态存储器DRAM刷新3、主存储器1）静态随机存储器SRAM的位存储单元存储机理：利用双稳态触发器保存数据。存1：T1通、T2止存0：T1止、T2通字线Z：连地址线位线W：连数据线分析：（1）保持数据：不送地址信号（Z=0，T5T6截止）（2）读出：送地址（Z=1），发读命令（3）写入：送地址（Z=1），送数据（W=0/1），发写命令Review:位单元构成Z=1W=1读0写0W=1读