锁相技术第5章

1第五章数字锁相环第五章数字锁相环第一节全数字环概述第二节奈奎斯特型数字锁相环(NR-DPLL)第三节超前-滞后型位同步数字环第四节ZC1-DPLL的原理与性能第五节触发器型全数字锁相环习题2第五章数字锁相环第一节全数字环概述一、一般构成与分类全数字环一般组成如图5-1所示。它由数字鉴相器、数字滤波器与数字压控振荡器(DCO)三个数字电路部件组成。其中数字鉴相器有多种样式，样式不同对环路性能有很大影响。因此目前比较统一的做法是按数字鉴相器的实现方式来对数字锁相环进行分类。3第五章数字锁相环图5-1数字锁相环的一般组成4第五章数字锁相环1.触发器型数字锁相环(FF-DPLL)该环路利用一双稳态触发器作数字鉴相器，其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉冲状态变化之间的间隔就反映着两信号之间的相位误差。利用异或门逻辑功能检测两输入数字脉冲信号前沿位移的异或门数字鉴相器也属于这种类型。2.奈奎斯特型数字锁相环(NR-DPLL)在输入信号进入数字鉴相器之前，先以奈奎斯特速率(固定速率的时钟脉冲)进行抽样，然后再与本地受控时钟信号进行数字相乘，产生数字式相位误差。5第五章数字锁相环3.过零检测式数字锁相环(ZC-DPLL)环路用本地受控时钟脉冲对输入信号的过零点抽样，非零的实际抽样值大小就反映着相位误差，用该相位误差来调节本地时钟信号的相位。4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的鉴相器将逐周地比较输入信号与本地时钟信号的相位，根据相位的超前或滞后输出相应的超前或滞后脉冲，再变换成加脉冲或减脉冲,对应地调节本地时钟相位。6第五章数字锁相环二、数字环部件电路与原理下面介绍上述4类数字环中比较典型的部件电路及其工作原理。1.数字鉴相器(1)触发器型鉴相器。图5-2是该型鉴相器的组成示意图。7第五章数字锁相环图5-2触发器型鉴相器8第五章数字锁相环(2)奈奎斯特速率抽样鉴相器。该型鉴相器组成如图5-3所示。9第五章数字锁相环图5-3奈奎斯特速率抽样鉴相器10第五章数字锁相环(3)过零取样鉴相器。这种鉴相器有两种形式，一种是正过零点取样，如图5-4所示。这种正过零点取样鉴相器是所有数字鉴相器中最简单的,而且易于实现。另一种则在正负过零点都取样，如图5-5所示。11第五章数字锁相环图5-4正过零取样鉴相器12第五章数字锁相环图5-5双向过零取样鉴相器13第五章数字锁相环(4)超前滞后取样鉴相器。图5-6是用一个简单二元鉴相器表示的这种鉴相器。14第五章数字锁相环图5-6简单二元鉴相器15第五章数字锁相环典型的二元鉴相器电路是用同相与中相积分来实现的,电路组成方框图如图5-7所示。同相积分器的积分区间与每个输入码元区间重合,而中相积分器的积分区间则跨在两个码元之间。16第五章数字锁相环图5-7用同相、中相积分实现的二元鉴相器17第五章数字锁相环由于鉴相器输出是二值脉冲,常后接一种序列滤波器来平滑其中的起伏,以此消除噪声起伏造成的环路误动作比较方便。有两种形式的序列滤波器,一种叫“N先于M”序列滤波器。如图5-8所示;另一种叫“随机徘徊”序列滤波器,如图5-9所示。18第五章数字锁相环图5-8“N先于M”序列滤波器19第五章数字锁相环图5-9随机徘徊序列滤波器20第五章数字锁相环2.数字环路滤波器数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适当选择滤波器参数，可以改善环路的性能。数字环路滤波器的一般构成形式如图5-10所示，它由A/D、数字计算器和D/A三部分组成。21第五章数字锁相环图5-10数字环路滤波器的一般形式22第五章数字锁相环通常，也可不用A/D与D/A，数字计算器可直接对输入样值进行存储与计算，即所谓数字滤波器的模拟实现形式。图5-11(a)、(b)分别为一阶、二阶数字滤波器，其中一阶的有一个数字累加器，二阶的有两个数字累加器。显然用同样的方法还可以组成更高阶的数字环路滤波器。23第五章数字锁相环图5-11数字环路滤波器的模拟实现形式(a)一阶；(b)二阶24第五章数字锁相环3.数字压控振荡器(DCO)数字压控振荡器的基本组成如图5-12所示。它由频率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信号。25第五章数字锁相环图5-12数字压控振荡器的基本组成方案26第五章数字锁相环显然,数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有(5-1)式中To/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,yk－1=0,Tk=To;有控制时周期以±To/N或其倍数的量相对于To作阶跃式的改变。与To/N相对应的相位改变量为(5-2)27第五章数字锁相环所以N是表示2π弧度内相位受控变化大小的一个量,也叫做模2π内状态数。这就是说,数字压控振荡器输出脉冲的瞬时相位θo(k),在2π弧度内只能以Δ或其倍数离散地变化。显然,在这里To/N=Tc,Tc为信号钟的周期。因此有(5-3)28第五章数字锁相环另一种比较典型的数字压控振荡器如图5-13(a)所示。显然,在这里模2π状态数N=m(5-4)29第五章数字锁相环图5-13另一种常用的DCO方案(a)方框图；(b)分频脉冲图；(c)添加脉冲分频图；(d)扣除脉冲分频图30第五章数字锁相环三、数字环的工作速率前面已介绍过数字环受控相位的最小变化量为Δ,因此环路对固定相位差作用下的稳态量化相差不会超过Δ。这样,若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,输入信号最高工作频率fo应按下式计算:所以有31第五章数字锁相环第二节奈奎斯特型数字锁相环(NR-DPLL)如前所述，该型环路是以Nyquist速率fs≥2B(5-5)式中，B为环路输入信号的前置带宽。32第五章数字锁相环图5-14NR-DPLL的组成33第五章数字锁相环算法型DCO是由模拟VCO基本概念构成的。模拟VCO输出(5-6)(5-6)式的离散域表示则为(5-7)式中y(n)=y(nTs)，Ts=1/fs为取样周期。34第五章数字锁相环由于(5-7)式含有时间变量不易运算，故将正弦函数uo(k)变换成方波U(k)，即(5-8)式中(5-9)35第五章数字锁相环令(5-10)式中(5-11)36第五章数字锁相环而(5-12)从而有所以(5-13)37第五章数字锁相环图5-15算法型DCO数学模型38第五章数字锁相环第三节超前-滞后型位同步数字环对于超前-滞后数字锁相环,我们结合一个位同步提取加以说明。超前-滞后数字锁相环组成如图5-16所示。39第五章数字锁相环图5-16超前-滞后数字锁相环基本组成40第五章数字锁相环一、电路组成与说明电路实例是数字通信中常用的一种简单的超前-滞后位同步环路,未用序列滤波器,电路组成如图5-17所示。41第五章数字锁相环图5-17位同步数字环组成电路42第五章数字锁相环图5-18非线性作用过程的波形43第五章数字锁相环二、环路位同步原理图5-19为图5-17方案内各点的波形图,这里为分析简便,以均匀变换的数字脉冲序列作为输入信号,它与随机的数字脉冲序列作用下环路取得位同步的原理是一样的。44第五章数字锁相环图5-19图5-17方案内各点电压波形45第五章数字锁相环由上可知,在锁定状态下,环路仍有一定的稳态同步误差,误差量小于摆动的最大可能值ΔT。由分析可有ΔT=To，因所以(5-14)故(5-15)若分频比m=16,则ΔT/T=6.3%。46第五章数字锁相环三、性能分析为推导环路的基本方程,我们画出环路相位校正过程的简图,如图5-20所示。47第五章数字锁相环图5-20环路相位校正过程的示意图48第五章数字锁相环对于输入数字信号,其第k个输入脉冲相位为(5-16)式中θi(k)为以位速率信号的周期相位为参考的瞬时输入相位。对于位同步信号,其第k个位同步信号脉冲的前沿相位为(5-17)式中θo(k)为以位速率信号的周期相位为参考的瞬时输出相位。根据以上假定,可得环路的相位差(5-18)49第五章数字锁相环因此,从鉴相器至控制位同步信号的相位改变之间的过程,可作为对相位差的一个简单量化过程,量化关系为当当据此,可有环路的基本相位方程(5-19)及初始条件:θo(0)=0。50第五章数字锁相环若用相位差形式写出,有(5-20)及初始条件:51第五章数字锁相环(1)相位阶跃。这种情况是属于自位同步的常见情况,即输出位同步信号的速率与输入数字信号的位速率相同,只是起始相位错开一个数值。假定输入相位阶跃θ,即θi(k)=θ。这样有(5-21)根据(5-19)式，环路输出相位可表示为(5-22)有初始条件:52第五章数字锁相环根据(5-20)式,环路相位差为(5-23)及初始条件:53第五章数字锁相环此外,还可看到,同步的建立过程除与初始位阶跃值θ有关外,还与相位阶跃变化量Δ的大小有关。显然,θ越小,Δ值越大,建立时间愈短;反之,θ越大,Δ越小,则建立时间愈长。考虑最坏的情况,令θ＝π,即起始相差为半个周期,那么位同步信号相位必须挪动π/Δ=π/(2π/m)=m/2次,才能到达稳定状态。所以同步建立时间为(5-24)54第五章数字锁相环若考虑到随机输入数字信号,平均地约每两个码元才出现一次数字符号的转换,也即通过微分、整流后的脉冲是平均2T时间出现一次。所以平均地看,环路也是每2T时间才对位同步的相位实施一次校正。因此,平均同步建立时间要比(5-24)式加长一倍,即(5-25)55第五章数字锁相环设以B－BC表示输入的频率阶跃,即输入信号与位同步信号的速率之差,其中BC=1/T,则(5-16)式中θi(k)应为(5-26)将(5-26)式代入(5-20)式,有(5-27)56第五章数字锁相环因此(5-27)式可表示为(5-28)以Q［θe(k)］的极值范围±1及代入(5-28)式,可得(5-29)57第五章数字锁相环从而有环路可锁定的最高频率(或速率)(5-30)环路可锁定的最低频率(或速率)(5-31)锁定(或同步)范围(5-32)58第五章数字锁相环在通信过程中,若信号发生暂时中断,则原处于同步状态的环路就失去控制,由于未控制时频差为ΔB=B－BC,因而位同步信号相位就会相对于输入信号相位而发生偏移,偏移的数值应为(5-33)式中tC为信号中断时间。59第五章数字锁相环频差ΔB的最大允许值为2Δfp。若对Δq提出不超过某个允许值的要求,如则允许的信号中断时间tC应为(5-34)60第五章数字锁相环第四节ZC1-DPLL的原理与性能正向过零检测数字锁相环的基本组成如图5-21所示。61第五章数字锁相环图5-21ZC1-DPLL的基本组成62第五章数字锁相环一、环路方程与模型设输入信号(5-35)数字压控振荡器(DCO)输出钟脉冲信号的相位可表示为(5-36)式中t(k)为钟脉冲存在时刻,也即取样时刻。63第五章数字锁相环因为钟脉冲是一个周期性出现的信号,在时间轴上每出现一次,钟脉冲信号的相位就前进2π(rad)。故在第k个取样时刻,钟脉冲的相位为(5-37)为分析方便,输入信号ui(t)也常表示成以ωot为参考的方式,即将(5-35)式表示成(5-38)式中(5-39)64第五章数字锁相环这样,取样器在t(k)时刻取得的取样值可为(5-40)为简单起见,可令65第五章数字锁相环由(5-36)式与(5-37)式有(5-41)代入(5-40)式,可得(5-42)式中(5-43)66第五章数字锁相环图5-22有、无死区的均匀量化的量化特性(a)无死区；(b)有死区67第五章数字锁相环第k个取样时刻量化器输出为(5-44)若设D［·］代表数字环路滤波器对其现时输入的某些先前输入的运算,则在第k个取样时刻,数字环路滤波器输出可表示为(5-45)68第五章数字锁相