testbench设计与modelsim功能仿真

Testbench设计与Modelsim逻辑仿真温国忠主要内容1.Testbench设计2.Modelsim仿真工具的使用3.计数器模块的testbench设计与仿真4.数字跑表的testbench设计与功能仿真系统产品设计规范典型的PLD流程设计输入RTL仿真设计综合门级仿真布局和布线时序分析系统上验证修改设计功能仿真为了验证设计项目是否正确，需要对设计项目进行仿真仿真是利用HDL语言进行硬件设计的一个必不可少的步骤功能仿真目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求DUT查看输出波形TESTBENCH产生时钟信号//复位信号产生initialbeginreset=1'b0;#100reset=1'b1;#10reset=1'b0;end产生复位信号//时钟产生模块initialbeginclk=1'b0;endalways#5clk=~clk;计数器模块tb设计与modelsim仿真要求：1.该计数器的rst输入端用于清零，en端用于控制计数器工作，clk为时钟脉冲输入端，cnt[3:0]为4位二进制计数器输出端。2.计数器模块的testbench设计3.用modelsim进行功能仿真12进制计数器真值表输入输出clrenclkCnt[3]Cnt[2]Cnt[1]Cnt[0]1xx000000x不变不变不变不变01计数值加1Modelsim仿真波形LED数码管驱动模块tb设计与仿真led数码管驱动程序设计：它包含两个功能模块，一是计数器模块（cnt10a），另一个7段显示译码模块（decl7s2），rst是复位信号，ena是计数使然信号。数字跑表模块tb设计与modelsim仿真要求：1.设计一个数字跑表模块。2.数字跑表模块的testbench设计3.用modelsim进行功能仿真百分秒计数器秒计数器分计数器flag1flag2pause跑表模块clkresetms_hms_ls_hs_lm_hm_l设计方案功能仿真---编写testbenchmoduletb_paobiao;regclk,reset,pause;wire[3:0]ms_h,ms_l,s_h,s_l,m_h,m_l;paobiaou_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);//时钟产生模块initialbeginclk=1'b0;endalways#5clk=~clk;//复位信号产生initialbeginreset=1'b0;#100reset=1'b1;#10reset=1'b0;end//暂停信号产生initialbeginpause=1'b1;#300pause=1'b0;#119905pause=1'b1;#30pause=1'b0;endendmodule仿真波形ModelSim仿真工具由Model技术公司开发工业上最通用的仿真器之一支持Verilog和VHDL仿真基本仿真步骤1建立库2映射库到物理目录3编译源代码-所有的HDL代码必须被编译-Verilog和VHDL是不同的4启动仿真器5执行仿真ModelSim产品ModelSim/VHDL或者ModelSim/VerilogOEMModelSim/LNL许可Verilog或者VHDL，但是不同时许可ModelSim/PLUS设计者能立刻混合仿真Verilog和VHDLModelSim/SE首要的版本PLUS的所有功能连同附加功能Model技术公司的ModelSimmain主窗口:structure结构窗口process处理窗口:Signal&variable信号和变量窗口dataflow数据流窗口source源窗口Wave&list波形和列表窗口