Encounter 快速入门教程

By：jfchen1.数据准备必要数据：A.综合后Verilog网表，通常以.v结尾；B.标准单元LEF库文件；可选数据：A.IO/Pin位置配置文件；B.MMMC等。。。Encounter标准流程极简流程DesignImportCreateFloorplanPowerPlanPlaceRouteEND2.启动Encounter工作目录管理:假设项目名称为project，在project下新建lib、work文件夹xxx/project/lib（存放各种库文件）xxx/project/work（工作数据区）在work下打开打开终端：输入encounter不能加“&”，回车3.菜单简介File：各种数据文件保存、导入Edit：各种数据属性编辑修改Floorplan：布局设置Power：配置电源/地Place：放置标准单元Route：布线器Option：配置Encounter各项属性4.ImportDesignFile–ImportDesign添加verilog网表文件和Topcellname添加标准单元LEF库添加IO配置文件，可选项强大的帮助文档，一切不懂都可以从help中找到答案File–ImportDesignAdvanced页：选择Power项，添加PowerNets：GroundNets：保存设置：Save可将本次的设置保存到一个文件中，下次再Load的这个文件即可。5.Floorplan规划设置Die的面积、长宽、利用率等建立一个初始化的Floorplan5.1SpecifyFloorplan：BasicSize：指定大小Die/IO/CoreCoordinates：通过Die/IO/CoreCoordinate来指定大小。有两种方式来设定die的大小：◆CoresizebyAspectRatio◆CoreSizebyWidthandHeightCoreMargins也是有两种方式◆CoretoDieBoundary◆CoretoIOBoundaryCore边界一般都是需要的，用来放置PowerRing，与其他模块的隔离区5.2Specify—Floorplan：Advanced设置标准单元阵列排布方式A.选择Site；B.改变Rows设置C.改变RowsspacingD.改变RowheightE.改变底部IO的排列方向6.设置IO的位置启动PinEditor：Edit—PinEditor1选择要设置的Pin2.设定放置边界，层次3.设置起始位置、间距6.2导出IO配置文件File—Save—I/OFile保存为.io文件，方便下次导入使用，或者添加在ImportDesign中IO设置中Note:Encounter的每一步操作都可以保存到一个记录文件中，如果要恢复只需load这个文件就可以：File—LoadFile—Save所以每一个关键操作后都要单独保存，如SpecifyFloorplan、PowerPlan、Place、Route等7.配置电源、地Power菜单添加外围供电环路添加StdCellRows的供电线路7.1AddRing：Basic添加电源/地的节点名称设置Ring的类型设置纵向、横向的layer、width、spacing等7.2AddRing：Advanced选择Die的哪一边需要添加Ring最后OK确认7.3AddStripe：添加电源/地节点名称，配置线宽、间距以及层次使用设置每一组Stripe的pitch设置Stripe的起始和结束位置最后OK确认完成后RingStripe8.Place&Route8.1放置标准单元Place—PlaceStandardCellRunFullPlacement：放置全部RunIncrementalPlacement：放置增加的设置CPU个数以增加place的速度IncludePre-PlaceOptimization：放置前优化netlistIncludeIn-PlaceOptimization：在放置优化TimingconstraintsPlace之后（无Stripe和Top/BottomRing）8.2RouteSpecialRoute：连接Cell、block、Pad的电源和地到全局电源地。TrialRoute：快速的布线，提取参数用于时序分析；用于分析布线阻塞情况；不完全布线，DRC&LVS不一定会通过；NanoRoute：精细完整的布线MixedSignal：基于图形的布线器适用于小型的定制block；SpecialRoute选择需要布线的节点和端口选择布线层次最后确认8.3NanoRoute勾选GlobalRouteDetailRoute设置CPU核心数，增加布线速度Route—NanoRoute—Route布线结果在终端下可看到布线的结果，如果有违反，需重复Place—Route过程，直到violation为零，如果错误较少，也可以手工修改，打开：Tools—ViolationBrowser查看详细情况。8.4添加Filler在Rows的空白处添加Nwell/Ntap、Ptap，保证Rows的DRC&LVS通过。Filler一般为纵向布线Pitch的整数倍Place—AddPhycicalCell—AddFiller选择Fillercell如果有DRCViolation导致不能添加，需把Mode选项里面的PerformDRCViolationChecking去掉AddFiller也可以在Place完成之后添加9.导出数据选择输出的数据类型填写输出数据的名称Layermap文件，对应到PDK的layer层次输出数据的库名称数据TopcellnameMapFile范例：##layernamelayer属性streamlayernumberdatatypenumberA1NET70A1SPNET70A1PIN70A1FILL70A1VIA70A1VIAFILL70NAMEA1/PIN7253W2ALL80T2NET840T2SPNET840T2PIN840T2FILL840T2VIA840T2VIAFILL840NAMET2/PIN9253DIEAREAALL2300