如何安装Quartus 7.2

1数字逻辑实验指导书青岛理工大学2011年第2版DigitalLogic2每个同学应该在F：盘上建立自己的文件夹，把自己的程序等文件都保存在这个文件夹下。千万不要把自己的程序等文件保存在桌面、C：或D：盘上。关机后都消失了。不要用汉字作为文件名、文件夹名。文件名、实体名、信号名、变量名等必须以字母开头。QuartusII的安装盘约1.7GB。3QuartusII应用向导第一部分QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。4刚启动Quartus时，可能会弹出这样的信息：选择这个选项1.1license5点击OK6找到C：\altera\……\quartus\license.DAT打开license.DAT文件按照提示做由于Quartus的license与计算机的网卡号绑定，所以，每台机器都要按照下面的提示修改license.DAT文件机房的计算机有硬盘保护，建议把license.DAT文件保存到F：盘7网卡号8接着选择修改后的License.DAT文件点击OK9Quartus启动成功，101.2创建工程利用“NewPrejectWizard”创建工程创建一个新的工程11利用“NewPrejectWizard”创建工程1.2创建工程你建立的文件夹工程名必须与实体名相同12可将所有相关的文件都加入进此工程1.2创建工程可以跳过这一步如果没有要加入的文件，就跳过13如果不需要加入设计文件，直接点击NEXT1.2创建工程14点击NEXT1.2创建工程15选择一个目标器件（本课程不需要）1.2创建工程可以跳过这一步16点击创建新文件图标1.3编辑VHDL源程序文件17选择VHDLFILE点击OK1.3编辑VHDL源程序文件18在编辑窗口录入源程序1.3编辑VHDL源程序文件也可以提前用记事本把源程序编辑好，然后拷贝过来。千万不要用WORD编辑源程序。19顶层文件的实体名必须和工程名一致1.3编辑VHDL源程序文件20把源文件保存到你的文件夹里。1.3编辑VHDL源程序文件21点击编译图标,开始编译1.4全程编译22图9全程编译后出现报错信息1.4全程编译23在编译过程中如果有错会给出错误提示,否则显示编译成功1.4全程编译24选择编辑矢量波形文件1.5仿真选中波形文件,点击OK首先建立一个新的波形文件25波形编辑器1.5仿真26按快捷键Alt+1,弹出如下窗口,按图中所示设置好后,点击List.所有端口信号会被列出来.1.5仿真27如图，将输入输出信号拖动到波形文件窗口1.5仿真28给输入信号添加激励。如图按住鼠标左键不放，拖动一定距离，再将鼠标放在图中的浅兰色区域双击左键，这时会弹出一个窗口，在该窗口中输入波形值（位数据输入0或1，位矢量输二进制序列）并点击ok。1.5仿真29选择总线数据格式30这时就给A端口加上了一段高电平，依此方法给所有的输入都加上指定激励。1.5仿真31设置好的激励波形图1.5仿真32将输入的激励都加上以后，保存该波形文件1.5仿真33在菜单中选择Tools-SimulatorTool功能仿真34此处应为刚才保存的波形文件选择仿真类型(Functional),并创建功能仿真网表功能仿真35网表创建完后点击Start运行,运行完成后关闭此窗口.功能仿真36功能仿真点击此处,开始仿真功能仿真也称为前仿真，主旨在于验证电路功能是否符合设计要求，其特点是不考虑电路门延时与路径延时，考察重点为电路在理想环境下的行为和设计构想是否一致。37运行结束后会弹出功能仿真的波形报告,观察仿真波形并验证功能仿真38在菜单中选择Tools-SimulatorTool弹出下面的窗口,改变仿真类型(选Timing),点击Start运行.运行结束后,关闭该窗口.时序仿真39选择仿真控制时序仿真40点击此处,开始仿真时序仿真也称为布局布线后仿真或者后仿真，是指电路已经映射到特定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电路的行为是否能够在一定时序条件下满足设计构想的功能。通过时序仿真能检查设计时序与FPGA的实际运行情况是否一致，确保设计的可靠性和稳定性。41仿真波形输出时序仿真比较时序仿真的波形和功能仿真波形有什么不同42选择全时域显示43cnt10工程的RTL电路图1.6应用RTL电路图观察器44实验课题第二部分45实验课题1熟悉Quartus系统实验内容：学习掌握Quartus系统的基本使用方法。1、建立一个Project。2、编辑一个VHDL程序。3、对该VHDL程序进行编译，修改错误。4、建立一个波形文件。（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真Simulation。要求用VHDL结构描述的方法设计一个半加器。实验目的：记录发现的设计错误和改正方法。记录仿真波形。46实验课题2代码转换逻辑电路设计实验内容：设计一个代码转换逻辑电路。把7位的ASCII码转换成7段字符显示代码。能显示字母A，b，C，d，E，F，H，L，o，P，U，Γ，和一些符号(-，_，=，┫，┣，┓，┏)等。用VHDL语言编程并仿真。47设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。实验内容：实验课题3加法器设计在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算：A加B，A加1，A加B加低位来的进位，B加1，A加，A加0，A加A，A加加1。BB在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算：A+B，A·B，,，，，，等。BABAABBABA当M=1，做算术运算:当M=0，做逻辑运算:用VHDL语言编程并仿真。48实验内容：实验课题4状态机设计1.设计一个自动售饮料机的控制逻辑电路。2.在完成以上逻辑设计后，用VHDL语言编程并仿真。该机器有一个投币口，每次只能投入1枚1元或5角的硬币。当投入了1元5角的硬币，机器自动给出1杯饮料。当投入了2元的硬币，机器在自动给出1杯饮料时，还找回1枚5角的硬币。确定输入/输出变量、电路的状态并化简，做出状态转换图、状态转换表。49实验内容：实验课题5计数器设计1.用4位二进制计数器74HC163设计一个19进制计数器。用VHDL层次结构设计方法设计程序并仿真，底层器件是74HC163。用VHDL层次结构设计方法设计程序并仿真，底层器件是74HC163。2．（选做）用74HC163设计一个余3码计数器。50实验内容：实验课题6数字系统设计1.设计一个可控计数器，当控制信号S=0时，是5进制计数器，当控制信号S=1时，是15进制计数器。设计出逻辑图。用VHDL语言编程并仿真。分别用两种不同的方法设计（行为描述，结构描述），用VHDL语言编程并仿真。2．设计一个数字钟电路，要求能用7段数码管显示从0时0分0秒到23时59分59秒之间的所有时间。做出逻辑图。以下两个题目任选一个：提示：仿真时结合置数观察计满1分钟、1小时、1天数字钟的变化情况。51第三部分怎样写实验报告用学校印制的实验报告纸。手写报告，不允许打印。不要抄袭。要求书写整齐，字迹工整，不要乱涂乱画。52怎样写实验报告青岛理工大学实验报告专业班级：组别：姓名：实验课程：项目序号气温报告成绩项目名称：气压同组者湿度指导教师：实验地点：批阅教师：实验时间：年月日时至时交报告时间：年月日一、实验目的、原理及方法必填的项目1．写实验指导书中该实验的内容2．该实验的逻辑设计组合逻辑电路的真值表、逻辑函数，时序逻辑电路的状态图，等。逻辑电路的外部引脚和内部结构等。53怎样写实验报告二、实验步骤及注意事项三、实验仪器、用具及材料1．逻辑设计2．用VHDL语言编写程序3．启动Quartus系统4．建立一个工程5．建立一个VHDL文件，输入源程序并检查错误6．编译并修改语法错误7．建立一个波形文件8．功能仿真和时序仿真修改逻辑错误，记录仿真波形1．PC机2．Quartus系统54四、数据记录及处理怎样写实验报告VHDL源程序（必须有清楚的注释）五、结果分析讨论1．实验过程中出现的问题和改正方法2．仿真波形3．讨论实验结果