数字电路实验报告

武汉大学电气工程学院0/34数字电路实验武汉大学电气工程学院1/34目录实验一组合逻辑电路分析...........................................................................................................2实验二组合逻辑实验（一）.......................................................................................................6实验三组合逻辑实验（三）.....................................................................................................11实验四触发器和计数器.............................................................................................................19实验五数字电路综合实验.........................................................................................................24实验六555集成定时器.............................................................................................................27实验七数字秒表.........................................................................................................................31武汉大学电气工程学院2/34实验一组合逻辑电路分析一、参考元件1、74LS00（四2输入与非门）2、74LS20（双4输入与非门）二、实验内容1、组合逻辑电路分析ABCD789101112X15V1图1.1组合逻辑电路分析电路图说明：ABCD按逻辑开关“1”表示高电平，“0”表示低电平；逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。实验表格记录如下：实验真值表ABCDX10000000010001000011101000武汉大学电气工程学院3/340101001100011111000010010101001011111001110111110111111表1.1组合逻辑电路分析真值表实验分析：由实验逻辑电路图可知：输出X1=ABCD=AB+CD，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。试分析下图中密码锁的密码ABCD是什么？武汉大学电气工程学院4/34U1A74LS00DU1B74LS00DU1C74LS00DU2A74LS00DU2B74LS00DU2C74LS00DU2D74LS00DU3A74LS20DVCC5VX15VX25V1243VCC56789101112ABCD图1.2密码锁电路分析实验真值表记录如下：实验真值表ABCDX1X2000001000101001001001101010001010101011001011101100001100110101001101101110001武汉大学电气工程学院5/34110101111001111101表1.2密码锁电路分析真值表实验分析：由真值表（表1.2）可知：当ABCD为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD为1001.因而，可以得到：X1=ABCD，X2=1X。武汉大学电气工程学院6/34实验二组合逻辑实验（一）半加器和全加器一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。二、预习内容1、复习用门电路设计组合逻辑电路的原理和方法步骤。2、复习二进制数的运算①用“与非”门设计半加器的逻辑图②完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图③完成用“异或”门设计三变量判奇电路的原理图三、参考元件1、74LS283（集成超前4位进位加法器）2、74LS00（四2输入与非门）3、74LS51（双与或非门）4、74LS136（四2输入异或门）四、实验内容1、用与非门组成半加器由理论课知识可知：iS=iiAB=iiiiABAB=iiiiiiABAABBiC=iiAB=iiAB根据上式，设计如下电路图：武汉大学电气工程学院7/34U1A74LS00DU1B74LS00DU1C74LS00DU2A74LS00DU2B74LS00DAiBiSiCi1245637图2.1与非门设计半加器电路图得到如下实验结果：被加数iA0101加数iB0011和iS0110新进位iC0001表2.1半加器实验结果记录表格2、用异或门、与或非门、与非门组成全加器由理论课知识可知：iS=1iiiABCiC=1()iiiiiABABC根据上式，设计如下电路：武汉大学电气工程学院8/34U1A74LS136NU1B74LS136NU3A74LS00NU2B74LS51N623453257AiBiCi-1SiCi4VCC5VR11kΩR21kΩVCC16图2.2用异或门、与或非门、与非门设计的全加器实验数据表格所得如下：被加数iA01010101加数iB00110011前级进位1iC00001111和iS01101001新进位iC00010111表2.2全加器实验数据表格3、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1，否则为0.根据题目要求可知：输出L=ABCABCABCABCABC则可以设计出如下电路：武汉大学电气工程学院9/34U1A74LS136NU1B74LS136NR11kΩR21kΩVCC5V12345VCCABCL图2.3用异或门设计的3变量判奇电路根据上图，可以得到如下实验数据表格：输入A00001111输入B00110011输入C01010101输出L01101001表2.3判奇电路实验数据表格4、用“74LS283”全加器逻辑功能测试U174LS283NSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07图2.4元件74LS283利用74LS283进行如下表格中的测试：被加数4321AAAA01111001武汉大学电气工程学院10/34加数4321BBBB00010111前级进位0C0或10或1和4321SSSS1000或10010000或0001新进位4C0或01或1表2.4“74LS283”全加器功能测试表格武汉大学电气工程学院11/34实验三组合逻辑实验（三）数据选择器和译码器的应用一、实验目的熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。二、预习内容1、了解所用元器件的逻辑功能和管脚排列2、复习有关数据选择器和译码器的内容3、用八选一数据选择器产生逻辑函数LABCABCABCABC和LABC4、用3线-8线译码器和与非门构成一个全加器三、参考元件1、数据选择器74LS1512、3—8线译码器74LS138四、实验内容1、数据选择器的使用：当使能端EN=0时，Y是2A、1A、0A和输入数据0D～7D的与或函数，其表达式为：70iiiYmD（表达式1）式中im是2A、1A、0A构成的最小项，显然当iD=1时，其对应的最小项im在与或表达式中出现。当iD=0时，对应的最小项就不出现。利用这一点，不难实现组合逻辑电路。将数据选择器的地址信号2A、1A、0A作为函数的输入变量，数据输入0D～7D作为控制信号，控制各个最小项在输出逻辑函数中是否出现，使能端EN始终保持低电平，这样，八选一的数据选择器就成为一个三变量的函数产生器。①用八选一的数据选择器74LS151产生逻辑函数LABCABCABCABC武汉大学电气工程学院12/34将上式写成如下形式：11336677LmDmDmDmD该式符合表达式1的标准形式，显然1D、3D、6D、7D都应该等于1，而式中没有出现的最小项0m、2m、4m、5m，它们的控制信号0D、2D、4D、5D都应该等于0，由此可画出该逻辑函数产生器的逻辑图：U174LS151N~W6D04D13D22D31D415D514D613D712A11C9B10Y5~G712345100ABCX15V6图3.1逻辑电路图经过实验验证，得到如下真值表：ABCL0000001101000111100010101101武汉大学电气工程学院13/341111表3.1真值表由实验所得真值表可知：此逻辑电路能实现逻辑表达式LABCABCABCABC的功能②用八选一的数据选择器74LS151产生逻辑函数LABC，根据上述原理自行设计逻辑图，并验证实际结果。LABC=(1,2,4,7)m武汉大学电气工程学院14/34由以上最小项形式可以设计如下逻辑电路图：U174LS151N~W6D04D13D22D31D415D514D613D712A11C9B10Y5~G712X15V301CBA0456图3.2逻辑电路图实验测的真值表如下：ABCL00000011010201101001101011001111表3.2真值表武汉大学电气工程学院15/342、3-8线译码器的应用用3-8线译码器74LS138和与非门构成一个全加器，写出逻辑表达式并设计逻辑电路图。验证实际结果。全加器的和iS与新进位iC的表达式如下：iS=1iiiABC=1111iiiiiiiiiiiiABCABCABCABC=(1,2,4,7)miC=1()iiiiiABABC=1111iiiiiiiiiiiiABCABCABCABC=(3,5,6,7)m做出如下逻辑电路图：U174LS138NY015Y114Y213Y312Y411Y510Y69Y77A1B2C3G16~G2A4~G2B5AiBiCi-1U2A74LS20NU2B74LS20N12304678910115SiCi图3.374LS138做成的全加器逻辑电路图通过实验得到如下真值表：AiBiCi-1SiCi武汉大学电气工程学院16/340000000110010100110110010101011100111111表3.3全加器真值表通过真值表中的数据可以看出，按照图3.3的逻辑电路可以做成全加器。3.扩展内容用一片74LS151构成四变量的判奇电路。LABCDABCDABCDABCDABCDABCDABCDABCD01234567mDmDmDmDmDmDmDmD画出如下电路图：武汉大学电气工程学院17/34U174LS151N~W6D04D13D22D31D415D514D613D712A11C9B10Y5~G70DABCD'123456L图3.474LS151做成的判奇电路通过实验得到如下真值表：ABCDL00000000110010100110010010101001100011111000110010武汉大学电气工程学院18/34101001011111000110111110111110表3.4判奇电路真值表武汉大学电气工程学院19/34实验四触发器和计数器一、实验目的1、熟悉JK触发器的基本逻辑功能和原理2、了解二进制计数器工作原理3、设计并验证十进制、六进制计数器二、预习内容1、复习有关RS触发器，JK触发