集成电路工艺试验

集成电路工艺实验目录1、实验一：CMOSIC单片集成工艺与方法2、实验二：测量晶体管9014的β值和BVce3、实验三：数字电路功能测量4、实验四：L-edit进行集成电路的设计实验一CMOSIC单片集成工艺与方法一、实验教学目的1、完成铝栅CMOSIC整个工艺流程的实验操作，制作出铝栅CMOSIC实验芯片；2、利用探针台和图示仪，对自己制作的铝栅CMOSIC芯片进行检测。CMOSIC的基本工艺步骤CMOSIC集成电路的五个基本工艺步骤是：氧化层生长、光刻、掺杂（热扩散或离子注入）、淀积（蒸发）和刻蚀等步骤。（一）氧化层生长生长SiO2薄膜的方法有多种，如热氧化、阳极氧化、化学气相淀积等。其中以热氧化和化学气相淀积（CVD）最为常用。热氧化生成SiO2薄膜是将硅片放入高温（1000～1200°C）的氧化炉内然后通入氧气，在氧化环境中使硅表面发生氧化,生成SiO2薄膜。CMOSIC制造的工艺步骤（二）光刻(1)涂胶(2)前烘(3)曝光(4)显影(5)坚膜(6)腐蚀(7)去胶CMOSIC制造的工艺步骤（三）掺杂工艺集成电路生产过程中要对半导体基片的一定区域掺入一定浓度的杂质元素，形成不同类型的半导体层，来制作各种器件。CMOSIC制造的工艺步骤(四)淀积掩膜层经过扩散或离子注入后，必须在硅表面做一层膜，这个过程就是淀积。制备掩膜的方法很多，多采用化学气相淀积技术。CMOSIC制造的工艺步骤（五）刻蚀(即腐蚀)刻蚀是利用化学或物理的办法有选择的去除不需要材料的工艺过程。刻蚀的要求取决于要制作的特征图形的类型，特征尺寸的缩小使刻蚀工艺中对尺寸的控制要求更严格。CMOSIC制造的工艺步骤铝栅CMOSIC制造工艺流程序号工序名称工艺要求1硅片准备3”N型＜100＞，电阻率3～6Ωcm，数量：3片，划标记A1~A3，B1~B3……2工艺准备一次氧化清洗程序A，干氧氧化，tox=200nm~300nm3光刻P阱区、刻蚀湿法腐蚀，不去胶4P阱区硼注入（外协）注入能量：80KEV，注入剂量：2.0E135P阱推进及氧化1200℃干氧氧化，时间5小时，tox=300nm~500nm，R□＝2500Ω/□，Xj＝4.0μm6光刻PMOS管源漏区、刻蚀清洗程序E7PMOS管源漏区硼预扩散清洗程序A，950℃，30分钟源8PMOS管源漏区硼再扩散（氧化）清洗程序B，950℃干湿干tox=250nm~350nm9光刻NMOS管源漏区、刻蚀清洗程序E10NMOS管源漏区磷扩散扩散前清洗程序A，950℃，30分钟源扩散后清洗程序B11光刻栅孔、刻蚀清洗程序E12栅氧化清洗程序A950℃干氧氧化，tox=40nm~60nm13光刻接触孔、刻蚀清洗程序E14蒸发铝清洗程序C，tAl=0.5μm~1.0μm15光刻铝电极、刻蚀铝清洗程序E16芯片测试Vtp＝－0.3V～－3.0V，Vtn＝0.3V～3.0V，BVds≥10V铝栅P阱CMOSIC工艺工序1：备片，也就是准备硅片，本实验选用3英寸N型＜100＞，电阻率3～6Ωcm硅片，做上标记。N型3英寸100Si原始硅片工序2：一次高温氧化。氧化之前，将硅片按标准工序清洗，氮气吹干或甩干备用。将清洗硅片放入氧化炉中，采用干氧或湿氧工艺完成硅片氧化。N型3英寸100Si一次高温氧化氧化层工序3：通过光刻和刻蚀来定义P阱区。（涂胶3000转/30秒,前烘，60秒100度，曝光5.3秒，显影15秒，后烘5分钟120°，刻蚀2分30秒）工序4：P阱区硼预扩散N型3英寸100Si第一次光刻（正胶）、刻蚀定义P阱区掩膜版氧化层光刻胶N型3英寸100SiP阱区硼扩散形成P阱氧化层工序5：P阱区再扩散（湿氧氧化）工序6：通过光刻、刻蚀定义PMOS管源漏区N型3英寸100SiP阱区再扩散（湿氧氧化）P阱区氧化层N型3英寸100Si第二次光刻（正胶）、刻蚀定义PMOS管源漏区掩膜版P阱区光刻胶氧化层工序7：PMOS管源漏区硼预扩散工序8：PMOS管源漏区硼再扩散（氧化）N型3英寸100SiPMOS管源漏区硼预扩散P阱区氧化层N型3英寸100SiPMOS管源漏区硼再扩散（氧化）P阱区P+P+氧化层工序9：通过光刻、刻蚀定义NMOS管源漏区工序10：NMOS管源漏区磷预扩散N型3英寸100SiP阱区P+P+第三次光刻（正胶）、刻蚀定义NMOS管源漏区掩膜版光刻胶氧化层N型3英寸100SiP+P+NMOS管源漏区磷预扩散P阱区N+N+氧化层工序11：NMOS管源漏区磷再扩散（氧化）工序12：光刻栅孔、刻蚀N型3英寸100SiP阱区P+P+NMOS管源漏区磷再扩散（氧化）N+N+氧化层N型3英寸100SiP阱区P+P+第四次光刻（正胶）、刻蚀栅孔N+N+掩膜版光刻胶氧化层工序13：栅氧化（10nm左右二氧化硅干氧氧化）工序14：光刻接触孔、刻蚀N型3英寸100SiP阱区P+P+栅氧化N+N+氧化层N型3英寸100SiP阱区P+P+第五次光刻（正胶）、刻蚀接触孔、去胶N+N+掩膜版光刻胶氧化层工序15：蒸发铝工序16：光刻铝电极、刻蚀铝N型3英寸100SiP阱区P+P+蒸发铝N+N+铝电极氧化层N型3英寸100SiP阱区P+P+N+N+第六次光刻（正胶）、刻蚀铝电极掩膜版光刻胶氧化层铝电极工序17：芯片测试N型3英寸100SiP阱区P+P+N+N+芯片测试SGDSGDPMOS管NMOS管铝电极氧化层实验二测量晶体管9014的β值和BVceo使用JT仪测出晶体管的Ic－Ib特性图，通过计算得到晶体管的β值。测量晶体管9014的β值和BVceo根据BVceo的定义，我们需要得到基极开路时的Ic－Vc曲线。下图为二极管的导通电压测试图，该实验跟它类似。实验三数字电路功能测量这里我们将研究三输入与非门的电路特性。三输入与非门的实验电路如下，K1、K2和K3选择三个输入端的状态，D1、D2和D3用于指示三个输入端的状态。D4用于指示输出端的状态。亮表示“1”，灭表示“0”。数字电路功能测量实验目的：1、分析与非门电路工作原理；2、验证与非门的真值表；实验四L-edit进行集成电路的设计实验目的1．熟悉L-edit的使用；2．了解集成电路设计制造的工艺流程；3．掌握用L-edit进行集成电路设计的方法。L-edit概述L-Edit是一个图形编辑器，它允许生成和修改集成电路掩模版上的几何图形。鼠标接口允许用户执行一般图形操作。既可使用鼠标访问下拉菜单也可以使用键盘来调用L-Edit命令。集成电路版图设计的一般规则版图设计总的原则是即要充分理由硅片面积，又要在工艺条件允许的限度内尽可能提高成品率。版图面积（包括压焊点在内）尽可能小接近方形，以减小每个电路实际占有面积。集成电路中元件的形成过程下面以双极型集成电路为例，来说明集成电路中元件的形成过程以及版图设计的一般过程。①第一版——P+隔离版扩散孔光刻②第二版——P型基区扩散孔（高硼扩散）光刻③第三版——B、E低硼扩散④第四版——E、C窗口N+扩散孔光刻⑤第五版——引线接触孔光刻⑥第六版——金属内连线光刻，对引线孔蒸铝具体集成电路设计讲解图A为1K的电阻单元、以及一个二极管单元图D为结深6单元测试图形。在图中共有6个扩散单元，通过每个间距之间的测试，判别具体的横扩散距离是以上数字中的哪一个图E为结深测试2单元图形。在隔离岛扩散过程中，为了测试扩散结的深度，在扩散处开窗口引出电极，通过测试就能知道扩散深度是否达到要求图F为可控硅、横向PNP管。如剖面图所示，A,D,C构成PNP管，A和B构成可控硅触发方式图G为多发射极、多基极多集电极功率NPN晶体管图H为简单三极管测试图形。通过最基本三极管结构的测试，来了解三极管的工作特性图I为单基极发射极，环集电极晶体管测试单元（未蒸铝）图J功率三极管测试图形，包括蒸铝和未蒸铝图K两管单元简化与非门，其等效电路图如下图M为NMOS简单非门，其等效电路如图所示实验报告1．写出一般的工艺流程条件下的集成电路设计步骤;2．根据如此电路设计出一个集成电路，画出版图，采用1um设计规则铝条最小间距1um引线孔最小1um引线孔间距1um电路图如下：