数字电路--触发器双稳态触发器

第五章双稳态触发器内容介绍本章介绍构成时序逻辑电路的最基本部件－双稳态触发器，重点介绍各触发器的结构、工作原理、动作特点，以及触发器从功能上的分类及相互间的转换。首先从组成各类触发器的基本部分－SR锁存器入手，介绍触发器的结构、逻辑功能、动作特点，在基础上介绍JK触发器、D触发器、T触发器等，给出触发器的描述方程。本章重点是各触发器的功能表、逻辑符号、触发电平、状态方程的描述等。本章的内容5.1SR锁存器5.2电平触发的触发器5.3脉冲触发的触发器5.4边沿触发的触发器5.5触发器的逻辑功能及其描述方法概述能够存储1位二值信号的基本单元电路。b.根据不同的输入信号可以置1或0.3.分类：2.触发器的特点：1.触发器：a.具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1,或二进制数的0和1;按触发方式：电平触发器、脉冲触发器和边沿触发器按结构：基本SR锁存器、同步SR触发器、主从触发器、维持阻塞触发器、边沿触发器等按逻辑功能方式：SR锁存器、JK触发器、D触发器、T触发器、T触发器概述根据存储数据的原理：静态触发器和动态触发器，静态触发器是靠电路的自锁来存储数据的，动态触发器是靠电容存储电荷来存储数据的。本章讲静态触发器，按照触发方式先介绍基本SR锁存器，再介绍电平触发的触发器、脉冲触发的触发器和边沿触发的触发器。5.1SR锁存器SR锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。它的输入信号直接作用在触发器，无需触发信号一、电路结构与工作原理1.由或非门构成：其电路及图形符号如图4.2.1所示。图4.2.1工作原理5.1SR锁存器a.RD＝0，SD＝1图4.2.1Q＝0SD＝1RD＝0Q＝0Q＝1b.RD＝1，SD＝0Q＝0RD＝1SD＝0Q=0Q＝1锁存器的1态锁存器的0态置位端或置1输入端复位端或置0输入端QQ`状态101态010态现态次态QQ*c.RD＝0，SD＝0Q*＝0SD＝0Q=0Q＝1若Q＝0图4.2.15.1SR锁存器Q-现态，Q*-次态Q＝1RD＝0Q=0Q＝0若Q＝1Q*＝1Q*＝Q保持原态d.RD＝1，SD＝15.1SR锁存器图4.2.1Q＝Q=0，为禁态，也称为不定态，即RD和SD同时去掉高电平加低电平，输出状态不定，故输入端应该遵循RDSD＝00000其特性表如表5.2.1所示000100011011Q*说明储存置0(复位）置1(置位）禁态（不定态）SDRDQ表5.2.1①2.由与非门构成：其电路及图形符号如图4.2.2所示。图5.2.2由与非门构成的SR锁存器的电路及符号功能表如表5.2.2所示5.1SR锁存器00010011111Q*说明储存置0(复位）置1(置位）禁态（不定态）SDRDQ表5.2.2①二、动作特点5.1SR锁存器在任何时刻，输入都能直接改变输出的状态。例5.2.1已知由与非门构成的SR锁存器输入端的波形，试画出输出端Q和Q的波形解：波形如图5.2.3所示图5.2.310同为同时为和QQRSDD,5.2电平触发的触发器在数字系统中，常常要求某些触发器在同一时刻动作，这就要求有一个同步信号来控制，这个控制信号叫做时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。一、电路结构与工作原理图5.3.1所示为电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号。图5.3.1基本SR锁存器输入控制门只有在CLK＝1时，SR才能起作用二、工作原理5.2电平触发的触发器1.CLK＝0此时门G3和G4被封锁，输出为高电平。0对于由G1和G2构成的SR锁存器，触发器保持原态，即Q*=Q112.CLK＝1此时门G3和G4开启，触发器输出由S和R决定。a.S=0,R=010011Q*=Qb.S=0,R=15.2电平触发的触发器0111010Q*=0c.S=1,R=01101010Q*=1d.S=1,R=11110011Q*=Q*=1(禁态）其功能如表5.3.1所示5.2电平触发的触发器00XX011XX01100110011011*1111*01101110011110110010001*QQRSCLK表5.3.1在某些应用场合，有时需要在时钟CLK到来之前，先将触发器预置成制定状态，故实际的同步SR触发器设置了异步置位端SD和异步复位端RD，其电路及图形符号如图5.3.2所示5.2电平触发的触发器图5.3.2当CLK＝0情况下，SD＝0，RD＝1，Q＝1；SD＝1，RD＝1或0，Q＝0。不用设置初态时，SD＝RD＝1小圆圈表示低电平有效无小圆圈表示高电平控制三、电平触发方式的动作特点：①在CLK＝1期间，S和R的信号都能通过引导门G3和G4门，从而引起SR锁存器的变化，从而使得触发器置成相应的状态；5.2电平触发的触发器②在CLK＝1的全部时间里S和R的变化都将引起触发器输出端状态的变化。这种在CLK由“0”到“1”整个正脉冲期间触发器动作的控制方式称为电平触发方式例5.3.1对于同步SR触发器，电路、时钟及输入端波形如图5.3.3所示，若Q＝0，试画出Q和Q的波形。5.2电平触发的触发器解：输出波形如图5.3.3所示例5.3.2电路如图5.3.4所示，已知S、R、RD和CLK的波形,且SD=1,试画出Q和Q的波形。5.2电平触发的触发器图5.3.4解：其输出波形如图5.3.5所示CP0t0ttS0t0RQ00ttDRQ图5.3.5例5.3.2的波形图5.2电平触发的触发器变化多次翻转、可能随和期间，在RSQQCLK1由此例题可以看出，这种同步RS触发器在CLK＝1期间，输出状态随输入信号S、R的变化而多次翻转，即存在空翻现象，降低电路的抗干扰能力。而且实际应用中要求触发器在每个CLK信号作用期间状态只能改变一次。另外S和R的取值受到约束，即不能同时为1.5.2电平触发的触发器为了适应单端输入信号的需要，有时将S通过反相器接到R上，如图5.3.5所示，这就构成了电平触发的D触发器图5.3.5D触发器的真值表如表5.3.2所示此电路称为D锁存器，其图形符号如图5.3.6所示，其特点是在CLK的有效电平期间输出状态始终跟随输入状态变化，即输出与输入状态相同。图5.3.5CLKDQ0×1111100表5.3.25.2电平触发的触发器1DQQC1CLKD图5.3.6D触发器的图形符号5.3脉冲触发的触发器为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器。一、电路结构与工作原理脉冲触发的SR触发器是由两个同样的电平触发SR触发器组成1.脉冲触发的SR触发器（主从SR触发器）（Master－SlaveSRFlip－Flop）：典型电路结构形式如图5.4.1所示。5.3脉冲触发的触发器图5.4.1图5.4.2由G5～G8构成主触发器，由G1～G4构成从触发器，它们通过时钟连在一起，CLK从＝CLK，其图形符号如图5.4.2所示工作原理:5.3脉冲触发的触发器图5.4.1①在CLK＝1时，主触发器按S、R变化，而从触发器保持状态不变；②在CLK由10（下降沿），主触发器保持，从触发器随主触发器的状态翻转，故在CLK的一个周期内，触发器的输出状态只可能改变一次主从SR触发器的特性表如表5.4.1所示，和电平触发的SR触发器相同，只是CLK作用的时间不同图5.4.25.3脉冲触发的触发器S00000111100000001111111100R0111QQ*1*1*说明储存置0(复位）置1(置位）不定态CLK××××保持原态Q表5.4.1表示延迟输出例5.4.1图5.4.3为主从型SR触发器输入信号波形，试画出输出端Q和Q的波形，设初态为“0”。5.3脉冲触发的触发器图5.4.2解：其输出波形如图5.4.4所示000SRCLKttt图5.4.3例5.4.1的输入波形tQ0t0Q图5.4.4例5.4.1的输出波形注：主从RS触发器克服了同步RS触发器在CLK＝1期间多次翻转的问题，但在CLK＝1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR＝0.2主从JK触发器：为了使主从SR触发器在S＝R＝1时也有确定的状态，则将输出端Q和Q反馈到输入端，这种触发器称为JK触发器（简称JK触发器）。实际上这对反馈线通常在制造集成电路时内部已接好。5.3脉冲触发的触发器图5.4.5为主从JK触发器电路及其图形符号5.3脉冲触发的触发器电路图5.4.5工作原理：5.3脉冲触发的触发器①J＝K＝000主触发器保持原态，则触发器（从触发器）也保持原态。即Q*＝Q1S1RC1QQCLK主主1S1RC1QQJK②J＝0，K＝11S1RC1QQCLK主主1S1RC1QQJK01若Q＝0，Q＝15.3脉冲触发的触发器S主＝0R主＝0主触发器保持原态Q*主=Q主=0在CLK的，从触发器也保持状态不变，即Q*=Q=0若Q＝1，Q＝0S主＝0R主＝1在CLK＝1时，主触发器翻转为“0”，即Q*主=0在CLK的，从触发器由“1”翻转为“0”，即Q*=0,Q*=1Q*=0③J＝1，K＝01S1RC1QQCLK主主1S1RC1QQJK10若Q＝0，Q＝15.3脉冲触发的触发器S主＝1R主＝0在CLK＝1时，Q*主=1，Q主*=0在CLK的，从触发器由“0”翻转为“1”，即Q*=1若Q＝1，Q＝0S主＝0R主＝0Q*主=Q*主＝1在CLK的，即Q*=1,Q*=0Q*=1④J＝1，K＝11S1RC1QQCLK主主1S1RC1QQJK11若Q＝0，Q＝15.3脉冲触发的触发器S主＝1，R主＝0在CLK＝1时，主触发器翻转为“1”即Q*主=1在CLK的，从触发器由“0”翻转为“1”，即Q*=1若Q＝1，Q＝0S主＝0R主＝1在CLK＝1时，主触发器翻转为“0”，即Q*主=0在CLK的，即Q*=0,Q*=1Q*=QJKQ*00000Q11111Q说明存储Q＝J计数*其功能表如表5.4.2所示5.3脉冲触发的触发器J00000111100000001111111100K0111QQ*说明储存置0(复位）置1(置位）CLK××××保持原态Q10Q计数表5.4.2例5.4.2如图5.4.7所示的主从JK触发器电路中，已知CLK、J、K的波形如图5.2.8所示，试画出输出端Q和Q`的波形。解：输出波形如图5.4.7所示0CLKt00JKtt图5.4.8例5.4.2的波形图QQtt005.3脉冲触发的触发器图5.4.75.4边沿触发器的电路结构与动作特点由于JK触发器存在一次变化问题，所以抗干扰能力差。为了提高触发器工作的可靠性，希望触发器的次态（新态）仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关。这样出现了各种边沿触发器。现在有利用CMOS传输门的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器以及利用二极管进行电平配置的边沿触发器等等几种。1.利用CMOS传输门的边沿触发器电路如图5.5.2所示5.4边沿触发器的电路结构与动作特点图5.5.2反馈通路接通，自锁保持通断，而变化随着断通，时，,,0)1(431121QTGTGDQDQTGTGCLK01001010101DDD反馈不通断通，“主”保持此前的状态通断，后，,)2(*4321DQTGTGDTGTGCLK5.4边沿触发器的电路结构与动作特点图5.5.210110101010DDDD故这是一个上升沿触发的D触发器后，输出才能变化。直到下个反馈通路接通保持通断，接收新的输入断通，CLKQTGTGDQTGTGCLK,,)3(431215.4边沿触发器的电路结构与动作特点图5.5.2其真值表如表5.5.1所示5.4边沿触发器的电路结构与动作特点1X10X0XXX*QQDCL