02：DSP原理及应用――第2章DSP芯片的硬件结构(第2次课)(讲稿)

1TM成都理工大学工程技术学院电子信息工程系《DSP原理及应用》授课人：石坚（讲师）第2次课QQ：224166320第2章TMS320C54x的硬件结构2.1’C54x的基本结构2.2’C54x的主要特性和外部引脚2.3’C54x的内部总线结构2TM2《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.1’C54x的基本结构TMS320C54x（简称’C54x）●TI公司设计的16位定点数字信号处理器●采用改进的哈佛结构，具有高度的操作灵活性和运行速度●适应于远程通信等实时嵌入式应用的需要，现已广泛地应用于无线电通信系统中。3TM3《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.1’C54x的基本结构1.’C54x的主要优点①围绕1组程序总线、3组数据总线和4组地址总线而建立的改进哈佛结构，提高了系统的多功能性和操作的灵活性。②具有高度并行性和专用硬件逻辑的CPU设计，提高了芯片的性能。③具有完善的寻址方式和高度专业化指令系统,更适应于快速算法的实现和高级语言编程的优化。④模块化结构设计，使派生器件得到了更快的发展。⑤采用先进的IC制造工艺，降低了芯片的功耗,提高了芯片的性能。⑥采用先进的静态设计技术，进一步降低了功耗，使芯片具有更强的应用能力。4TM4《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.’C54x的内部结构TMS320C54x的组成中央处理器CPUI/O功能扩展接口内部总线控制特殊功能寄存器数据存储器RAM程序存储器ROM串行口主机通信接口HPI定时系统中断系统5TM5《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.’C54x的内部结构TMS320C54x的硬件结构图PAGENDAGEN系统控制程序地址生成器数据地址生成器CPU乘法累加器算术/逻辑运算单元桶形移位器比较器外部存储器接口外部设备接口程序存储器数据存储器串行口并行口定时器计数器中断系统控制接口PABPBCABCBDABDBEABEB特殊功能寄存器6TM6《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2’C54x的主要特性和外部引脚2.2.1’C54x的主要特性1、CPU2、存储器3、指令系统其特性还将在后面章节专门介绍7TM7《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.1’C54x的主要特性4．在片外围电路●具有软件可编程等待状态发生器●设有可编程分区转换逻辑电路●带有内部振荡器或外部时钟源的片内锁相环（PLL）发生器●支持全双工操作的串行口，可进行8位或16位串行通信8TM8《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.1’C54x的主要特性4．在片外围电路●带4位预定标器(前置分频器）的16位可编程定时器●设有与主机通信的并行接口（HPI）●具有外部总线判断控制，以断开外部的数据总线、地址总线和控制信号●数据总线具有总线保持器特性9TM9《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.1’C54x的主要特性5．电源●具有多种节电模式。可用IDLE1、IDLE2和IDLE3指令来控制芯片功耗，使CPU工作在省电方式。●可在软件控制下，禁止CLKOUT输出信号。6．片内仿真接口●具有符合IEEE1149.1标准的片内仿真接口。10TM10《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.1’C54x的主要特性7．速度●5.0V电压的器件，其速度可达到40MIPS，指令周期时间为25ns。●3.3V电压的器件，其速度可达到80MIPS，指令周期时间为12.5ns。●2.5V电压的器件，其速度可达到100MIPS，指令周期时间为10ns。●1.8V电压的器件，其速度可达到200MIPS，每个核的指令周期时间为10ns。11TM11《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.2’C54x的引脚功能’C5402共有144个引脚，引脚分布如图。144143142141140139138137136135134133132131130129128127126125124123122121120119118117116115114113112111110109123456789101112131415161718192021222324252627282930313233343536108107106105104103102101100999897969594939291908988878685848382818079787776757473TMS320VC540237383940414243444546474849505152535455565758596061626364656667686970717212TM12《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.2’C54x的引脚功能TMS320C5402引脚：电源引脚时钟引脚控制引脚地址和数据引脚串行口引脚主机接口引脚通用I/O引脚测试引脚13TM13《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2.2.2’C54x的引脚功能1.电源引脚’C5402采用双电源供电，其引脚有：●CVDD（16、52、68、91、125、142），电压为+1.8V，为CPU内核提供的专用电源；●DVDD（4、33、56、75、112、130），电压为+3.3V，为各I/O引脚提供的电源；●VSS（3、14、34、40、50、57、70、76、93、106、111、128），接地。14TM14《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构电源电路15TM15《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构2．时钟引脚’C5402的时钟发生器由内部振荡器和锁相环PLL构成，其引脚功能如表2.2.1所示。CLKOUT：主时钟输出引脚,周期为CPU的机器周期。CLKMD1、CLKMD2和CLKMD3：设定时钟工作模式引脚，用来硬件配置时钟模式。X2/CLKIN：时钟振荡器引脚。若使用内部时钟，用来外接晶体电路；若使用外部时钟，该引脚接外部时钟输入。X1：时钟振荡器引脚。若使用内部时钟，用来外接晶体电路；若使用外部时钟，该引脚悬空。TOUT：定时器输出引脚。16TM16《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构时钟电路设计－内部振荡电路17TM17《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构时钟电路设计－晶体振荡电路3.3V18TM18《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构3．控制引脚控制引脚用来产生和接收外部器件的各种控制信号，引脚功能见表2.2.2。RS：复位信号；MSTRB：外部存储器选通信号；PS：外部程序存储器片选信号；DS：外部数据存储器片选信号；IS：I/O设备选择信号；IOSTRB：I/O设备选通信号；R/W：读/写信号；READY：数据准备好信号。HOLD：请求控制存储器接口信号；19TM19《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构3．控制引脚HOLDA：响应控制存储器请求信号；MSC：微状态完成信号；IAQ：中断请求信号；IACK：中断响应信号；MP/MC：DSP工作方式选择信号；INT0、INT1、INT2、INT3：外部中断请求信号。NMI：非屏蔽中断。20TM20《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构GND1RST2MR3VCC4IMP811SEUS_TDGND3.3VSW-PB1.0uFDGNDRESET123HEADER3STC89C58TMS320VC5402RSP2.5专用复位芯片和单片机两种复位方式21TM21《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构4．地址和数据引脚’C5402芯片共有20个地址引脚和16条数据引脚。地址引脚用来寻址外部程序空间、外部数据空间和片外I/O空间。A19~A0：可寻址1M的外部程序空间64K外部数据空间64K片外I/O空间22TM22《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构4．地址和数据引脚数据引脚：用于在处理器、外部数据存储器、程序存储器和I/O器件之间进行16位数据并行传输。D15~D0：组成16位外部数据总线。在下列情况下，D15~D0将呈现高阻状态。●当没有输出时●当RS有效时●当HOLD有效时●当EMU1/OFF为低电平时23TM23《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构外扩数据存储器电路设计24TM24《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构外扩程序存储器电路25TM25《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构液晶显示电路设计26TM26《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构5.串行口引脚’C5402器件有两个McBSP串行口，共有12个外部引脚。BCLKR0：缓冲串行口0同步接收时钟信号；BCLKR1：缓冲串行口1同步接收时钟信号；BCLKX0：缓冲串行口0同步发送时钟信号；BCLKX1：缓冲串行口1同步发送时钟信号；BDR0：缓冲串行口0的串行数据接收输入；BDR1：缓冲串行口1的串行数据接收输入；27TM27《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构5.串行口引脚BDX0：缓冲串行口0的串行数据发送输出；BDX1：缓冲串行口1的串行数据发送输出；BFSR0：缓冲串行口0同步接收信号；BFSR1：缓冲串行口1同步接收信号；BFSX0：缓冲串行口0同步发送信号；BFSX1：缓冲串行口1同步发送信号。28TM28《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构6.主机接口HPI引脚’C5402的HPI接口是一个8位并行口，用来与主设备或主处理器接口，实现DSP与主设备或主处理器间的通信。HDS1：HDS2：HD7~HD0：8位双向并行数据线；HCS：片选信号，作为HPI的使能端；HAS：地址选通信号；数据选通信号，由主机控制HPI数据传输；29TM29《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构主机控制信号。用于主机选择所要寻址的寄存器；HR/W：主机对HPI口的读/写信号；HRDY：HPI数据准备好信号；HINT/TOUT1：HPI向主机请求的中断信号；HPIENA：HPI模块选择信号。6.主机接口HPI引脚HBIL：字节识别信号，用来判断主机送来的数据是第1字节还是第2字节。HCNTL0HCNTL130TM30《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构7.通用I/O引脚’C5402芯片都有2个通用的I/O引脚，分别为：XF：外部标志输出信号，用来给外部设备发送信号。通过编程设置，控制外设工作。BIO：控制分支转移输入信号，用来监测外设的工作状态。31TM31《DSP原理及应用》成都理工大学工程技术学院石坚第2章TMS320C54x的硬件结构D4LEDR642203.3VTMS320VC5402XF测试程序：.text_c_int00:S