数字电子技术自测练习第5 章

第1页数字电子技术第5章时序逻辑电路单项选择题1、时序逻辑电路在结构上()。A必须有组合逻辑电路×B必须有存储电路√必有存储电路和组合逻辑电路C×D以上均正确×分析提示根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关的功能特点，在结构上必须有存储电路记忆电路以前所处的状态。第2页数字电子技术第5章时序逻辑电路单项选择题2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路()。A没有触发器×B没有统一的时钟脉冲控制√没有稳定状态C×D输出只与内部状态有关×分析提示异步时序逻辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步。第3页数字电子技术第5章时序逻辑电路单项选择题3、图示各逻辑电路中，为一位二进制计数器的是()。ACPC11DQQCPC11DQQ√BCPC11DQQCPC11DQQ×C1KC11JCPQQ_1KC11JCPQQ_×D1_1KC11JCPQQ1_1KC11JCPQQ×分析提示一位二进制计数器的状态方程为n1nQQ每作用1个时钟CP信号，状态变化1次。按各电路的连接方式，求出驱动方程并代入特性方程。第4页数字电子技术第5章时序逻辑电路单项选择题4、从0开始计数的N进制增量计数器，最后一个计数状态为()。NA×N－1B√N+1C×2ND×分析提示从0开始计数的N进制增量计数器，其计数状态依次是0、1、2、…、N－1，共N个计数状态。第5页数字电子技术第5章时序逻辑电路单项选择题5、由n个触发器构成的计数器，最多计数个数为()。n个A×n2B×2n个C×2n个D√分析提示每个触发器Q端有0、1两种可能状态，n个触发器有2n种可能的状态，最多计数个数为2n个。第6页数字电子技术第5章时序逻辑电路单项选择题6、若构成一个十二进制计数器，所用触发器至少()。12个A×3个B×4个C√6个D×分析提示进制数N=12，设触发器的个数为n，按N≤2n关系计算n，并取最小整数，n=4。第7页数字电子技术第5章时序逻辑电路单项选择题7、3位移位寄存器组成的环形计数器，其进制数为()。6进制A×8进制B×4进制C×3进制D√分析提示n位环形计数器，由n个触发器构成，有效状态数=n。计数器的进制数=有效状态数。第8页数字电子技术第5章时序逻辑电路单项选择题8、3位移位寄存器组成的扭环形计数器，其进制数为()。3进制A×6进制B√8进制C×2进制D×分析提示n位扭环形计数器，由n个触发器构成，有效状态数=2n。计数器的进制数=有效状态数。第9页数字电子技术第5章时序逻辑电路单项选择题9、4位环形计数器中，无效状态的个数为()。4个A×12个B√8个C×0个D×分析提示n位环形计数器，由n个触发器构成，共有2n个状态，有效状态数=n，无效状态数=2n−n。第10页数字电子技术第5章时序逻辑电路单项选择题10、n位触发器构成的扭环形计数器，其无效状态的个数为()。2n−nA×2n−2nB√2nC×2n−1D×分析提示n位扭环形计数器，由n个触发器构成，共有2n个状态，有效状态数=2n，无效状态数=2n−2n。第11页数字电子技术第5章时序逻辑电路单项选择题11、4个触发器构成的8421BCD码计数器，其无关状态的个数为()。6个A√8个B×10个C×不定D×分析提示8421BCD码计数器为十进制计数器，有效状态数为10个，4个触发器共有24=16个状态，无效状态数=16−10=6个。第12页数字电子技术第5章时序逻辑电路单项选择题12、下列计数器中，每次状态转换时只有一位触发器的状态发生变化的是()。二进制计数器A×十进制计数器B×环形计数器C×扭环形计数器D√分析提示扭环形计数器在状态转换时，每次只有一位触发器的状态发生变化。如3位扭环形计数器的状态图为：Q1Q2Q3100110111011001000第13页数字电子技术第5章时序逻辑电路单项选择题13、下列计数器中，不存在无效状态的是()。二进制计数器A√十进制计数器B×环形计数器C×扭环形计数器D×分析提示n个触发器构成的n位二进制计数器，2n个状态全部为有效状态，不存在无效状态。第14页数字电子技术第5章时序逻辑电路单项选择题14、下列状态中，不是4位扭环形计数器输出状态的是()。0000A×1000B×0010C√0001D×分析提示扭环形计数器在状态转换时，每次只有一位触发器的状态发生变化。4位扭环形计数器的状态图为：10001100111011110000000100110111Q1Q2Q3Q4第15页数字电子技术第5章时序逻辑电路单项选择题Q21DC11DC11DC1_Q1_Q2_Q3Q3Q1CPQ21DC11DC11DC11DC1_Q1_Q1_Q2_Q2_Q3_Q3Q3Q1CP15、异步计数器如图示，若触发器当前状态Q3Q2Q1为110，则在时钟作用下，计数器的下一状态为()。A101√B111×C010×D000×分析提示各触发器的状态方程：，i=1,2,3ni1niQQ各触发器的时钟条件：CP1↑=CP↑,CP2↑=Q1↑,CP3↑=Q2↑触发器具备时钟条件时按状态方程改变状态，不具备时钟条件时状态不变。各触发器的初始状态：110n1n2n3QQQCP1↑，使，Q1变化为0→1，出现上升沿，10n11n1QQQ1↑，使，Q2变化为1→0，出现下降沿，01n21n2QQQ2↓，使。1n31n3QQ第16页数字电子技术第5章时序逻辑电路单项选择题C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__1CPRD__Q3_Q2_Q1Q3Q2Q1C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__C11J1KSDRD__1CPRD_RD__Q3_Q3_Q2_Q2_Q1_Q1Q3Q2Q116、异步计数器如图示，若触发器当前状态Q3Q2Q1为011，则在时钟作用下，计数器的下一状态为()。A100√B110×C010×D000×分析提示各触发器的状态方程：，i=1,2,3ni1niQQ各触发器的时钟条件：CP1↓=CP↓,CP2↓=Q1↓,CP3↓=Q2↓触发器具备时钟条件时按状态方程改变状态，不具备时钟条件时状态不变。各触发器的初始状态：011n1n2n3QQQCP1↓，使，Q1变化为1→0，出现下降沿，01n11n1QQQ1↓，使，Q2变化为1→0，出现下降沿，01n21n2QQQ2↓，使。10n31n3QQ第17页数字电子技术第5章时序逻辑电路单项选择题EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS161111CP__1EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS1611111CP__117、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是()。0000A×1111B×0110C√0001D×分析提示图示电路，构成任意进制计数器所用的方法为进位输出C置于差数法。计数范围为：预置数输入端的数值0110~使进位输出C为1时的状态1111计数时的最小状态是0110。第18页数字电子技术第5章时序逻辑电路单项选择题EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS16111CP__&EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS16111CP__&&18、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为()。16个A×8个B×10个C√12个D×分析提示图示电路，构成任意进制计数器所用的方法为复位法。计数范围为：预置数输入端的数值0000~使为0时的状态1001共10个有效状态。LDLD第19页数字电子技术第5章时序逻辑电路单项选择题EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS16111CP__&EPETCPQ3Q2Q1Q0D3D2D1D0RDCLD74LS16111CP__&&19、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的最大状态是()。0000A×1111B×1001C√0001D×分析提示图示电路，构成任意进制计数器所用的方法为复位法。计数范围为：预置数输入端的数值0000~使为0时的状态1001共10个有效状态，计数器的最大状态是1001。LDLD第20页数字电子技术第5章时序逻辑电路单项选择题20、下列器件中，具有串行—并行数据转换功能的是()。译码器A×数据比较器B×移位寄存器C√计数器D×分析提示移位寄存器采用串行输入、并行输出的工作方式，可实现串行—并行数据的转换。第21页数字电子技术第5章时序逻辑电路单项选择题21、一个4位串行数据输入的移位寄存器，时钟脉冲频率为1kHz，完成转换4位并行数据输出的时间为()。8msA×4msB√8μsC×4μsD×分析提示移位寄存器采用串行输入、并行输出的方式工作时，每作用1个时钟脉冲CP信号输入1位数据，4位串行数据输入需作用4个时钟脉冲CP信号。时钟脉冲CP信号的周期TCP=1/1000=0.001s=1ms完成4位串行数据输入转换并行数据输出的时间为=4×1=4ms第22页数字电子技术第5章时序逻辑电路填空题1、时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与有关。参考答案输入信号作用前电路所处的状态分析提示时序逻辑电路在结构上，有存储电路记忆电路以前所处的状态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关。第23页数字电子技术第5章时序逻辑电路填空题2、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的电路，其二是内部存在通路。参考答案存储反馈分析提示时序逻辑电路用触发器等存储电路记忆电路以前所处的状态；时序逻辑电路的内部反馈将电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。第24页数字电子技术第5章时序逻辑电路填空题3、时序逻辑电路的“现态”反映的是时刻电路状态变化的结果，而“次态”则反映的是时刻电路状态变化的结果。参考答案以前当前分析提示当前输入信号作用后，时序逻辑电路状态变化的结果为新的状态，称为“次态”；当前输入信号作用前，时序逻辑电路所处的状态，称为“现态”，它是以前时刻输入信号作用后电路状态变化的结果。第25页数字电子技术第5章时序逻辑电路填空题4、时序逻辑电路按其不同的状态改变方式，可分为时序逻辑电路和时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。参考答案同步异步分析提示同步时序逻辑电路在结构上，各触发器的时钟端接到同一个时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步。异步时序逻辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步。第26页数字电子技术第5章时序逻辑电路填空题5、时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为型时序逻辑电路；时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为型时序逻辑电路。参考答案MealyMoore分析提示Mealy型时序逻辑电路，输出信号不仅取决于前输入的函数，同时还是当前状态的函数。Moore型时序逻辑电路，输出信号仅是当前状态的函数。第27页数字电子技术第5章时序逻辑电路填空题6、根据触发器时钟脉冲作用方式的不同，计数器有计数器和计数器之分。前者所有触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。参考答案同步异步分析提示同步计数器在结构上，各触发器的时钟端接到同一个时钟信号上，有统一的时钟脉冲控制