QUARTUS II 快速入门

QUARTUS使用指南计算机系统结构研究所王娟19:302本课程的目标通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。19:303主要内容一、QUARTUSII概述二、QUARTUSII的下载与安装三、QUARTUSII的基本操作步骤四、QUARTUSII实例演示19:304一、QUARTUSII概述QUARTUSII是美国Altera公司提供的可用于可编程片上系统(SOPC)开发的综合开发环境,是进行SOPC设计的基础.集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验证和仿真.其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。19:305QUARTUSII授权文件的安装两种授权方式1.NODE-LOCKED(FIXEDPC)LICENSE2.NETWORKLICENSE用户可在申请软件授权.单用户版可直接使用授权文件,网络版需要修改.19:306从Altera网站下载安装程序访问选择：教育与活动大学计划设计软件学生专栏选择：下载QuartusⅡ网络版软件进入下载中心选择：DownloadFreeSoftware出现申请表填写申请表并注册登记请务必记住你的用户名（UserName）和口令（Password）。点击SubmitRequest（递交申请）将得到QuartusⅡ网络版19:307申请授权许可证（license）在Windos界面下，使用命令开始|运行|cmd，出现DOS命令提示符，在DOS命令提示符下键入命令：ipconfig/all在屏幕显示的结果中，在physicaladdress后面有一串12位的16进制数，这就是本计算机的NIC（每2个数字之间有连字符隔开）。例如：00-0F-7D-86-3E-25。--准备工作：查找当前计算机的NIC--（NetworkInterfaceCard）19:308申请授权许可证（license）访问ALTERA网站，申请license。ALTERA通过EMAIL发送授权文件license.dat给你。用查看得到的结果替换LICENSE文件中的HOSTIDToolslicenseSetup…19:30919:3010三、QUARTUSII的基本操作步骤双击QuartusII图标19:3011QuartusII主界面19:3012File菜单的一个实例19:3013QuartusII主界面的一个实例19:3014用户定制主界面•选择命令ToolsCustomize在对话框中操作：19:3015QuartusII设计流程编写VHDL程序（使用TextEditor）编译VHDL程序（使用Compiler）仿真验证VHDL程序（使用WaveformEditor,Simulator）进行芯片的时序分析（使用TimingAnalyzer）安排芯片管脚位置（使用FloorplanEditor）下载程序至芯片（使用Programmer）19:3016四、QUARTUSII实例演示19:3017开始一个新项目Project:项目，工程，设计Quartus2只对项目进行编译，模拟，编程…..而不对单独的文件，除非把该文件设置为项目19:3018任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Worklibrary）19:3019注意事项对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误；将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。19:3020指定新项目的工作目录及名称•选择命令File|NewProjectWizard在对话框中操作：（1）指定工作目录（4）点击Next（3）本项目顶层Entity名称建议顶层文件名与顶层Entity同名；建议顶层文件名与项目名称相同。（2）指定项目名称19:3021将本项目所需文件包含进来的窗口19:3022为本项目指定目标器件（1）选择器件系列（2）选择Auto或具体器件（3）点击Next19:3023指定所需的第三方EDA工具点击Finish或Next19:3024设计的VHDL描述19:3025进入文本编辑器在QuartusⅡ的主界面中选择菜单项FileNewOpen文本编辑器窗口出现鼠标左键点击OK选择适当的目录选择一个后缀为.vhd的文件选择VHDLFile选择New或Open19:3026文本编辑器窗口文件名后缀：VHDL：.vhd；Verilog：.v；AHDL:.tdf。19:3027在文本编辑器中利用VHDL模板选择Edit|InsertTemplate|VHDL（或点击鼠标右键）（1）选择VHDL（2）选择所需的VHDL模板19:3028插入Entity模板后的文本编辑器窗口将带双下划线的虚拟标识符替换为用户自己的标识符19:30294位加法器的VHDL代码LIBRARYieee;--第1行USEieee.std_logic_1164.ALL;--第2行USEieee.std_logic_unsigned.ALL;--operator'+'isoverwritedinthepackageENTITYAdder4ISGENERIC(width:integer:=4);--定义一个类属参数width，其默认值为4PORT(a,b:INstd_logic_vector(width-1DOWNTO0);cin:INstd_logic;cout:OUTstd_logic;Sum:OUTstd_logic_vector(width-1DOWNTO0));ENDAdder4;19:30304位加法器的VHDL代码（续）ARCHITECTUREbehavOFAdder4ISSIGNALtemp:std_logic_vector(widthDOWNTO0);BEGINtemp=('0'&a)+b+cin;cout=temp(width);sum=temp(width-1DOWNTO0);--第20行ENDbehav;--第21行综合和编译19:3032编译前的准备工作QuartusII只对项目进行编译方法1：先借助于NewProjectWizard创建一个新项目，再创建设计输入文件（已介绍）。方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。选择命令Project︱SetasTop-LevelEntity，（1）选择CreateProject（2）点击OK19:3033进入编译器选择命令Processing︱CompilerTool，打开编译器窗口：编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。19:3034编译器的5个主模块分析和综合（Analysis&Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线；组装（Assembler）模块：形成编程文件；时序分析（TimingAnalyzer）模块;产生EDA工具网表（EDANetlistWriter）模块：目的是与其他EDA工具相衔接。19:3035编译结果的报告本例为加法器的编译结果：19:3036容易出现的错误错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为：Error：Can’topenVHDL“WORK”文件后缀名不是.vhd，在设定工程后编译时，报错为：Error：Line1，Filee:\half_adder\half_adder.tdf:TDFsyntaxerror…设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为：Error:Line1,…VHDLDesignFile“adder.vhd“mustcontain…19:3037发现并纠正VHDL代码中的错误故意制造一个错误：例如将第20行末尾处的分号删除重新编译；编译器将产生出错报告；点击确定。点击确定19:3038发现并纠正VHDL代码中的错误（续）在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。鼠标双击该消息，文本编辑器中的出错位置被高亮度显示；纠正该错误重新编译通过；本例说明出错消息的不准确性，应首先纠正第1个错误。第1条出错信息19:3039编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。设计输入和编译成功设计成功模拟验证19:3041模拟前的准备工作准备好网表（netlist）文件：如果准备进行功能模拟，在Analysis&Synthesis之后，使用命令ProcessingGenerateFunctionalSimulationNetlist；如果准备进行时序模拟：则使用完整的编译命令准备好测试向量文件：用波形编辑器（Vector/WaveformEditor）画出输入信号的激励波形（即测试向量）；以波形文件形式保存（后缀为.vwf）。19:3042打开波形编辑器绘制测试向量波形选择命令FileNew执行以下操作打开波形编辑器窗口：（1）选择OtherFiles（2）选择VectorWaveformFile（3）点击OK19:3043波形编辑器窗口工具条结点名字区波形区19:3044指定模拟终止时间选择命令EditEndTime在对话框中操作（本例为300ns）19:3045引入欲观察的结点（信号）名选择命令EditInsertNodeorBus；或直接键入结点名；或点击NodeFinder出现结点查找器窗口搜索结点名点击NodeFinder19:3046在结点查找器窗口中查找结点（1）选择Pins:all（2）点击List（3）从左边方框选择结点，移至右边方框（4）点击OK从右向左移从左向右移19:3047结点名引入波形编辑器后的操作编辑输入激励信号波形：（1）拖动鼠标，选择一个时间段（2）在工具条中选择一个值，给信号赋值19:3048输入激励信号波形编辑完毕后的结果形成完整的测试向量（本实例为半加器的输入激励波形）：19:3049执行模拟（本例为功能模拟）使用命令Processing︱SimulatorTool，出现模拟器窗口：（4）点击Start，启动模拟器点击Open，观察测试向量波形（5）点击Report，观察模拟结果波形（3）指定测试向量文件（2）产生功能模拟网表（1）选择Functional19:3050模拟结果示例（功能模拟）本实例为半加器功能模拟结果：19:3051执行模拟（本例为时序模拟）（1）选择Timming（2）指定测试向量文件（3）点击Start（4）模拟完毕之后，点击Report观察模拟结果19:3052模拟结果示例（时序模拟）本实例为半加器时序模拟结果：时延时延可编程器件的物理实现（1）确定电路的输入/输出端口和引脚的对应关系；（2）将设计结果下载到可编程器件中，使之变成所希望的集成电路，这个过程称为编程（Programming）。19:3054引脚分配如果设计者未明确地指定端口和引脚的对应关系，则是把引脚分配的权力交给了编译器；如果设计者部分地指定了引脚分配关系，则未指定的引脚分配由编译器自动处