集成芯片设计

智能仪器之——测试仪器的微型化与设计方法1、智能仪器发展趋势2、高集成度数字器件及设计方法概述3、高集成度模拟器件及设计方法概述4、混合器件设计方法5、总线相关1、智能仪器发展趋势发展趋势：（1）智能化（2）集成化与微型化齿轮传动生物芯片集成度的提高使可靠性得到极大提高美军先进的F-111飞机原来的平均间隔故障时间为40h，采用超高速集成电路后，平均间隔故障时间提高到5000h，总的元件从224个减少到60个。海湾战争中的“爱国者”导弹采用高集成度芯片，使电子模块由200个减少到13个（3）仿生学2、高集成度数字器件及设计方法概述电子管晶体管小规模集成电路大规模集成电路中规模集成电路超大规模集成电路ASICPROMEPROMEEPROMPLAPALGALEPLDFPGACPLD简单低密度PLD复杂高密度PLD门阵列标准单元PLD半定制全定制线性阵列模拟标准单元数字ASIC模拟ASICASIC2.1可编程逻辑器件简介20世纪80年代中期Altera公司----EPLD20世纪80年代末Lattice公司----CPLD1985年Xilinx公司首家推出了----FPGACPLD及FPGA的区别及选用原则FPGA容易实现时序逻辑，CPLD更适合于实现大规模的组合功能CPLD的时序延迟是均匀的和可预测的，FPGA的延迟不可预测性。在编程上FPGA比CPLD具有更大的灵活性。FPGA的集成度比CPLD高,CPLD比FPGA使用起来更方便CPLD的速度比FPGA快,CPLD是系统断电时编程信息也不丢失。FPGA编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入ＳＲＡＭ中。一般情况下,CPLD的功耗要比FPGA大SoPC=FPGA+MCU+DSPXilinx公司的SoPC芯片型号为：Spartan、Spartan－II、Virtex、Virlex－II、XC4000和XC9500Altera公司的SoPC系列有：APEXEP20KENios软核带有DSP功能块,在Nios核中还可得到定时器/计数器、PIO、SPI、PWM控制器、10/100M以太网MAC和SDRAM控制器等资源。2.2可编程逻辑器件设计方法概述2.2.1可编程逻辑器件设计的基本方法可编程逻辑器件的设计依赖于专用的开发软件，如：Altera公司的MAX+plusⅡ，QuartusII、Xilinx公司的ISE软件等。在MAX+plusⅡ的开发环境中，可编程逻辑器件的基本设计方法主要包括：（1）图形输入的设计方法（2）文本输入的设计方法2.2.2图形输入设计方法2.2.2.1图形输入的设计文件组成文件包括：（1）元件、（2）连线、（3）网络标号、（4）输入、输出引脚等。2.2.2.2图形输入的元件（1）prim库中基本逻辑器件，（2）mf库中7400系列逻辑（3）mega-lpm库中参数化模块（4）利用已完成的设计文件自创元件2.2.2.3元件特点（1）元件参数可以进行设置，增强元件应用范围和灵活性以计数器的设计为例介绍LPM库元件的使用方法。（1）利用向导生成所需参数的器件(计数器）打开MAXPLUSII，单击File下的MegaWizardPlug－InManage项，选择Createanewcustommegafunctionvariation，单击Next，在出现的对话框中双击arithmetic，选中LPM－COUNTER，选择输出文件类型为VHDL并取名为counter1确定其存放路径，设置好后对话框如下图所示，单击Next，（2）在出现的对话框中设置计数器数据位宽为8，并设置计数器为递增计数，即选中Uponly，单击Next：（3）设置计数器模即进制为160，并勾选Carry－out，即计数器有进位输出cout,单击Next：（4）设置计数器为异步清零，引脚为aclr，单击Next：（5）单击Finish，完成对计数器的设置，设置完成后，该计数器模块出现在模块库d:\progra~1\maxplu~1\*中，可以在原理图输入方式下直接调用。（6）在原理图中调用模块counter1,并连接其输入输出端口，如下图所示：（7）对该计数器进行仿真，得到其仿真波形如下图，从图中可以看出，当Q计数到9F时，下一个计数值变成了00，即完成了160个数的计数要求，完全符合设计目标：在原理图输入方式下直接调用LPM库元件（1）选择库与器件在.gdf文件空白处双击打开EnterSymbol对话框，选择mega_lpm库，从SymbolFiles中选择lpm-counter；（2）参数设置单击上图的OK按钮，弹出EditPorts/Parameters对话框；（3）器件生成单击OK，完成对计数器参数的设置，在gdf文件中生成计数器模块：（2）可进行元件的创建。2.2.3文本输入设计方法文本输入设计方法是通过硬件描述语言进行电路设计Altera公司的硬件描述语言包括：AHDL；VHDL、Verilog―HDL基于AHDL描述语言的文本输入设计简介AHDL设计文件（TDF）属于ASCII文件由：段（Section）语句（Statement）组成。一个TDF中必须包含一个子设计段（SubdesignSection）和一个逻辑段（LogicSection）。基于VHDL描述语言的文本输入设计简介ALTERA设计流程（以图形输入为例）包括：设计输入、项目编译、设计校验（功能仿真和时序分析、仿真）、器件编程和配置等过程，设计输入：图形输入文本输入等项目编译：优化、综合映射布局、布线等功能仿真时序仿真器件测试器件下载编程和配置（1）设计输入指定设计项目名称创建新的设计文件①指定设计项目名称②创建新的设计文件鼠标左键以确定输入位置双击鼠标左键。在EnterSymbol对话框中选择元件。指定您将输入文件中的符号名称。双击一个符号库，在SymbolFiles对话框中将出现它的所有符号显示当前路径下的所有符号input-------output在管脚上的PIN_NAME处双击鼠标左键，然后输入名字。输入符号总线节点名称74163符号输出符号连接点输入管脚名输出管脚名总线名称对n位宽的总线A命名时，您可以采用A[n-1..0]形式，其中单个信号用A0,A1,A2,…..,An形式。保存文件选择File菜单中的SaveAs项.将出现SaveAs对话框，如下图所示：在FileName对话框内输入设计文件名，然后选择OK即可保存文件。指定具体的设计文件名显示当前文件类型的缺省(Default)扩展名。您可从下拉列表中选择不同的扩展名。例：采集系统的输入时钟频率为10MHz，要求可产生的采样频率为：10M，5M，2M，1M；500K，200K，100K；50K，20K，10K；5K，2K，1K。编程可选此设计中可以分为频率选择、时钟分频、逻辑控制输出3个模块。系统输入、输出信号示意图频率选择模块的设计数据选择器，16选一的数据选择器----74154设计步骤为：（1）指定项目名称；（2）建立扩展名为.gdf的新文件；（3）在图形编辑窗口输入元器件，在SymbolName的框内直接输入器件型号74154，如图5.14，（4）连线及设置输入、输出引脚（5）加入输入，输出符号时钟分频模块的设计功能分析：分频值确定（2）10分频电路的设计与级联控制模块设计（2）项目编译选择“MAX+plusII”→“Compiler”菜单，则出现编译器窗口，编译器将一次性完成编译、综合、优化、逻辑分割和适配/布线等操作。器件选择设计的文件可以由软件自动选择器件，也可以由设计人员指定。（3）设计校验功能仿真①建立仿真波形文件选择菜单“File”→“New”，在出现的“New”对话框，②确定要观测的信号选择信号结点③设置输入信号波形④进行仿真例1的仿真频率选择模块的设计数据选择器，16选一的数据选择器----74154频率选择控制系统仿真波形—2M频率选择控制系统仿真波形—500K频率选择控制系统仿真波形—20K在每一模块设计完成就可以进行放置、验证选择5M频率的仿真波形选择200K频率的仿真波形（4）编程与配置PC机25针标准并口PCB插座ByteBlaster电缆PC机25针标准并口ByteBlaster电缆PCB插座选择“MAX+plusII”→“Programmer”菜单，可调出编程器(Programmer)窗口。2.3VHDL设计概述VHDL的特点①VHDL可用于从门级、电路级直至系统级的描述、仿真和综合。②VHDL有良好的可读性,可以进行团队设计，并可以多方沟通。③VHDL有良好的可移植性。④使用VHDL可以延长设计的生命周期。⑤VHDL支持对大规模设计的分解和已有设计的再利用。⑥VHDL具有类属描述语句和子程序调用等功能，对于完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。（1）文件结构对于一个完整的VHDL程序，由以下几个部分组成：LIBRARYieee;--------库-----------------------------------Useieee.std_logic_1164.all;---------程序包-----------------------------------ENTITYxor_gateis---------实体port(a,b:INbit;c:OUTbit);ENDxor_gate;-----------------------------------ARCHITECTUREdata_flow1ofxor_gateis---------结构体beginc=aand(notb);ENDdata_flow1;-----------------------------------CONFIGURATIONcnfofxor_gateis-----------配置fordata_flow1endfor;ENDcnf;1）、库与程序包库用于存放已经编译过的实体说明、结构体、配置说明、程序包说明和程序包体等,可以用作其它VHDL描述的资源而被引用。程序包也叫包集合，主要用来存放各个设计都能共享的数据类型、子程序说明、属性说明和元件说明等部分。设计者使用时只要用USE子句进行说明即可。目前在VHDL语言中,常用的主要有以下几种库:（1）IEEE库（2）STD库（3）WORK库（4）用户库较常引用的程序包是IEEE库中的STD_LOGIC_1164.ALL;STD_LOGIC_ARITH.ALL;STD_LOGIC_UNSIGNED.ALL，利用USE语句引用。如：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL；2）、实体及其说明实体的电路意义相当于器件，在电路原理图上相当于元件符号。实体说明中包含用来描述所设计的模块的公共信息,包括：外部可见特性如端口的数目、方向和类型等,类型说明、断言语句等外部不可见信息。通过实体说明明确了所设计的系统所具有的引脚数目及引脚信号的类型。实体的一般格式如下:ENTITY实体名IS［GENERIC类属参数说明］;［PORT端口说明］;END实体名;BUFFERINOUTOUTINENTITYANDN2ISPORT(A,B:INSTD-LOGIC;Y:OUTSTD-LOGIC);ENDANDN2;3）结构体及其说明通过实体说明定义了所设计系统的对外接口信息，这些信号在内部的逻辑、运算等关系要在结构体内进行描述。结构体都必须附属于某个实体，一个实体可同时具备多个结构体。结