CH2-2011微机原理

1第2章微处理器与总线2主要内容：微处理器概述8088/8086CPU的结构及工作原理系统总线3§2.1微处理器概述微处理器简称CPU，是计算机的核心，主要包括：运算器ALU(Arithmetic&LogicUnit)控制器CU(ControlUnit)寄存器组Registers实现运算功能和控制功能4§2.28088/8086微处理器1.第三代16位uPDB:8088内部16，外部88086内外一致，均为16AB:20位地址总线，220=1M(Bytes)CB:略有差异电源+5V时钟5~10MHz5一、8088CPU的内部结构1.指令的一般执行过程：取指令指令译码读取操作数执行指令存放结果61)串行工作方式：8088以前的CPU采用串行工作方式：1）CPU执行指令时总线处于空闲状态2）CPU访问存储器(存取数据或指令)时要等待总线操作的完成缺点：CPU无法全速运行解决：总线空闲时预取指令，使CPU需要指令时能立刻得到取指令1执行1取操作数2执行2CPUBUS忙碌忙碌忙碌忙碌存结果1取指令272)并行工作方式：8088CPU采用并行工作方式取指令2取操作数BIU存结果取指令3取操作数取指令4执行1执行2执行3EUBUS忙碌忙碌忙碌忙碌忙碌忙碌82.8088的内部结构8088内部由两部分组成：执行单元（EU）：ExecutionUnit功能：执行指令,从指令队列中取指令代码，译码，在ALU中完成数据的运算，运算结果的特征保存在标志寄存器FLAGS中。总线接口单元BIU:BusInterfaceUnit，功能：取指令和读写操作数9通用寄存器组SPTempRegister通用寄存器总线控制逻辑1234数据总线ALU标志寄存器FLAG外部总线80888位808616位指令队列8086为6字节16位执行单元总线接口单元地址加法器地址20位数据16位段寄存器（EU）（BIU）AHALBHBLCHCLDHDLAXBXCXDXBPDISICSDSSSES内部通信寄存器IPEU控制部件108088的内部结构EUExecutionUnit从指令队列中取指令代码，译码，执行，保存结果,运算结果的特征保留在标志寄存器FLAGS中。BIUBusInterfaceUnit，指令队列有空位，且总线空闲时自动获取指令填充——预取指；地址加法器：逻辑地址———物理地址根据指令功能实现存储器操作11例：计算100+256汇编语言程序对应的机器指令对应的操作------------------------------------------------------------------------------------MOVAX,100B8H64H00H将100传送到累加寄存器AX中ADDAX,25605H00H01H计算两个数的和，结果存放到AX中MOV[2000H],AXA3H00H20H将AX中的数传送到存储单元偏移地址为2000H的单元12返回8088的指令执行过程13EU的部分的寄存器ALU：算术逻辑单元TempRegister：协助ALUFlag:标志寄存器，即状态信息如进位，溢出，控制标志等。通用寄存器：AX,BX,CX,DX，通用数据寄存器SP,BP,SI,DI，地址指针寄存器14BIU部分的寄存器、控制器指令队列寄存器（FIFO）：8088/8086分别由4/6个8位寄存器组成段寄存器CS，DS，ES，SS指令指针寄存器IP(InstructionPointer)：IP存放预取指令的偏移地址，与CS一起构成程序执行处CS:IP地址加法器总线控制逻辑15EU与BIU的配合指令队列(FIFO)有1个字节指令EU就可执行；FIFO有1个字节空BIU就取指，如果此时EU有请求，BIU在下个周期就完成EU的请求；若发生转移、调用和返回，EU通知BIU，清除指令缓冲器（说明分支指令影响执行速度）Pentium以后有硬件完成分支预测指令，由两套类似结构，每一个周期执行两条指令EU和BIU构成了简单的流水线结构新型CPU将一条指令的执行划分成更多的阶段，以便可以同时执行更多的指令例如，PIII为14个阶段，P4为20个阶段(超级流水线)16数据寄存器8088含4个16位数据寄存器，它们又可分为8个8位寄存器，即：AXAH，ALBXBH，BLCXCH，CLDXDH，DL常用来存放参与运算的操作数或运算结果。AX：累加器(accumulator)。多用于存放中间运算结果。BX：基址寄存器(base)。在间接寻址中用于存放基地址；CX：计数寄存器(count)。在循环和串操作指令中用作计数器。DX：数据寄存器（data)。17地址指针寄存器SP：堆栈指针寄存器(stackpointer)，其内容为栈顶的偏移地址；BP：基址指针寄存器(basepointer)，常用于在访问内存时存放内存单元的偏移地址。作为通用寄存器，二者均可用于存放数据；作为基址寄存器，BX通常用于寻址数据段；BP则通常用于寻址堆栈段。BX与BP在应用上的区别18变址寄存器SI:(SouceIndex)源变址寄存器DI：(destinationindex)目标变址寄存器常用于变址寻址中的索引指针。19段寄存器用于存放逻辑段的段基地址CS：代码段寄存器(codesegment)代码段用于存放指令代码DS：数据段寄存器(datasegment)ES：附加段寄存器(extrasegment)数据段和附加段用来存放操作数SS：堆栈段寄存器(stacksegment)堆栈段用于存放返回地址，保存寄存器内容，传递参数20控制寄存器IP：指令指针寄存器(instructionpointer)，其内容为要预取指令的偏移地址FLAGS：标志寄存器)状态标志：存放运算结果的特征控制标志：控制某些特殊操作6个状态标志位(CF，SF，AF，PF，OF，ZF)3个控制标志位(IF，TF，DF)211514131211109876543210OFDFIFTFSFZFAFPFCF状态标志方向标志中断标志跟踪标志TraceFlag控制标志进位标志奇偶标志半进位标志零标志符号标志溢出标志标志寄存器22物理的存储空间物理地址8088：20根地址线，可寻址220(1MB)个存储单元CPU送到AB上的20位的地址称为物理地址23物理地址物理地址..60000H60001H60002H60003H60004H...12HF0H1BH08H存储器的操作完全基于物理地址。问题：8088的内部总线和内部寄存器均为16位，如何生成20位地址？解决：存储器分段24存储器分段高地址低地址段基址段基址段基址段基址最大64KB段i-1段i段i+125逻辑地址段基地址和段内偏移组成了逻辑地址段地址偏移地址(偏移量)格式为：段地址:偏移地址例：6000H：0002H物理地址=段基地址×16+偏移地址60002H00H12H60000H0000段基地址（16位）××ו••×××26BIU中的地址加法器用来实现逻辑地址到物理地址的变换段基址段内偏移物理地址+16位20位000027存储器的组织1、每段最长可达64K字节2、各段起始地址能被16整除。（低4位为0）3、各段之间可分开、部分或完全重叠、可首尾相接。4、根据各段的用途将其定义为CS、DS、ES、SS段。并用偏移地址（距段起址的字节距离）表示被访问单元。常在CS中用IP表示偏移量，SS中用SP、BP，DS中用BX、SI、DI、数值。28存储器的组织字节或字在存储器中的存放规则存放：低字节数放偶地址高字节数放奇地址例：（AX）=1024H，存放于40000H单元1024H24H40000H10H40001H29[例]：已知CS=1055H，DS=250AH，ES=2EF0H，SS=8FF0H，DS段有一操作数，其偏移地址=0204H，1)画出各段在内存中的分布2)指出各段首地址3)该操作数的物理地址=？解：各段分布及段首址见右图所示。操作数的物理地址为：250AH×10H+0204H=252A4H10550H250A0H2EF00H8FF00HCSSSCSDSES30练习1.有一个20个字组成的数据区,其起始地址为610AH:1CE7H.试写出该数据区首末单元的实际地址.2.若一个程序段开始执行前,(CS)=97F0H,(IP)=1B04H,试问该程序段启动执行指令的实际地址是什么?31概述8086/8088CPU共40个引脚，DIP封装，5伏工作电源DIP封装：双列直插形式8088CPU的引脚及工作模式3280386Pentium英特尔微处理器芯片338088CPU的引脚及工作模式准备知识1.时钟周期：是CPU处理动作的最小单位，称为T周期总线周期：CPU与存储器，I/O接口传输一次数据所用的时间，4个时钟周期组成一个总线周期，分为T1，T2，T3，T4。&ABFE符号输出高阻0E1EABF功能表三态门的符号及功能表&ABFE符号输出高阻1E0EABF功能表使能端高电平起作用使能端低电平起作用2.三态特性：当有多个微处理器时，CPU将总线出让给协处理器或DMA设备时，CPU与总线断开，呈高阻态。35E1E2E3公用总线=０=１=０三态门主要作为TTL电路与总线间的接口电路。三态门的用途工作时，E1、E2、E3分时接入高电平。368086与8088的差别：A8-A15改为AD8-AD1528脚相反34脚BHE/S78088引脚378088CPU的引脚特性8088可工作于两种模式：最小模式和最大模式最小模式为单处理机模式，控制信号较少，一般可不必接总线控制器。最大模式为多处理机模式，控制信号较多，须通过总线控制器与总线相连。8088是工作在最小还是最大模式由MN/MX端状态决定：MN/MX=0时工作于最大模式，反之工作于最小模式。38数据/地址状态线(20根）数据信号线(DB)与地址信号线(AB)：AD7～AD0：三态，地址/数据复用线。在一个总线周期中，T1时地址信号发出，T3时数据信号发出，地址与数据分时复用，因此地址需加锁存器锁存。A19～A16：三态，输出。高4位地址信号，与状态信号S6-S3分时复用。A15～A8：三态，输出。输出8位地址信号。39主要的控制和状态信号WR：三态，输出，低有效，写存储器或I/O接口，或浮空。RD：三态，输出，低有效，读存储器或I/O接口，或浮空。IO/M：三态，输出。指出当前访问的是存储器还是I/O接口。高：I/O接口，低：内存DEN：三态，输出。数据允许信号，低电平时，表示DB上的数据有效；ALE：三态，输出。地址锁存使能信号，在T1状态发出，高有效时，表示CPU地址线上有有效地址；DT/R：三态，输出。数据传送方向控制信号，高：CPU输出，低：CPU输入40[例]：当WR=1，RD=0，IO/M=0时，表示CPU当前正在进行读存储器操作。41RESETREADYCLKOSCPCLKRESRDY1+5V等待电路14.31818MHZ8284RESETREADYCLK14.318MHZ2.385MHZ8086/8088时钟、复位和测试42复位后内部寄存器状态内部寄存器内容内部寄存器内容CSFFFFHIP0000HDS，SS，ES0000HFLAGS0000H43中断请求和响应信号INTR：输入，可屏蔽中断请求输入端。高：有INTR中断请求NMI：输入，非屏蔽中断请求输入端。低高，有NMI中断请求INTA：输出，低有效，INTR请求后，CPU若允许，由INTA引脚发出两个连续周期的负脉冲，第一个通知外设接口中断允许，第二个脉冲从外设取中断类型号。44总线保持信号HOLD：总线保持请求信号输入端。当CPU以外的其他设备要求占用总线时，通过该引脚向CPU发出请求。HLDA：输出，对HOLD信号的响应。为高电平时，表示CPU已放弃总线控制权，所有三态信号线均变为高阻状态。45时序时序概念：CPU