电工与电子课程设计

题目____转速测量显示逻辑电路设计______班级__无非（1）班____________________学号__200810210134___________________姓名___杨伟__________________________指导____杨老师_______________________时间___2010.06.12___________________景德镇陶瓷学院电工电子技术课程设计任务书姓名杨伟_____班级_无非（1）班_指导老师杨老师设计课题：转速测量显示逻辑电路设计设计任务与要求转速的测量，在工业控制领域和人们日常生活中经常遇到，要准确地测量转轴每分钟的转速，可采用图示的数字控制系统。在转轴上固定一个地方涂上一圈黑带，留出一块白色标记。当白色标记出现时，光电管就能感受到输入的光信号，并产生脉冲电信号。用计数器累计所产生的脉冲数，并使计数器每分钟做一次清零，就可以记下每分钟的转速。在每次周期性的清零前一时刻，将计数器记下的数值传送到寄存器存储，寄存器中存储的数在以后的一分钟内始终保持不变，并进行显示，这就是欲测的转速。设计任务和要求1转速显示范围为0~9999转/分。2单位时间选为一分钟。转速显示是前一分钟转速的测量结果，或者数字连续显示计数过程，并将每分钟最后时刻的数字保持显示一个给定时间，然后再重复前述过程。设计步骤1、阅相关资料2、进行总体方案设计与论证，画框图；3、进行单元电路的设计；4、元器件选择与参数计算；5、用四号图纸绘制原理图；6、撰写设计说明书，字数不得少于2500字；7、参考文献。参考器材：光电传感器装置、74LS290、74LS123、74LS175、74LS248及门电路、阻容元件参考文献《数字集成电子技术教程》李世雄，丁康源主编《电子技术基础（数字部分）》康华光等编《数字电子技术基础》阎石等《数字电子技术基础简明教程》，清华大学电子学教研组编目录1、总体方案与原理说明.................................12、信号拾取与整形（整形电路）...................a3、计数电路（计数器）.......................................b4、锁存电路（锁存器）.......................................c5、译码显示电路（译码器、显示电路）...........................d6、总体电路原理相关说明..................................e7、总体电路原理图......................................f8、元件清单；..........................................g9、参考文献........................................h10、设计心得体会......................................i1、总体方案与原理说明1.1设计思路根据任务和要求，我选择的是直射型测量方式。在转轴上套装一圆盘，圆盘有空孔，反射器和感应器在上下两边，在遮光处感应器接受不到信号，读数为零，待转到空孔处时，感应器接收到光信号，再转化成电信号，储存起来，计数为1.。装置有整形电路，计数器，锁存器，译码器，显示电路，时钟电路，单稳态电路。1.2原理框图整形电路计数器锁存器译码器显示电路时钟电路单稳态2.信号拾取与整形（整形电路）信号拾取基本原理图如下：12施密特A40106光电开关管R24K7R11KVCC电路核心由一个光电开关管组成，平时电机转轮静止，发光二极管所发出的光被轮子挡住，所以接收管处于截止状态，1端为高电平。当电机转动一圈，会使接收管导通一次，1端输出一个低电平，1端波形为：在实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处理成符合记计数器所需要的矩型波。波形处理电路有一个施密特触发器组成，如上图。当输入电压逐步升高时，致使VI施密特上VT+，内部触发器发生翻转。当VI逐步下降时，致使VIVT-，电路再次发生翻转，通常VT+VT-。所以只要VIVT-电路就能稳定在低电平，VIVT+电路就稳定在高电平，这样就有效的防止了杂波的干扰，并使输出得到矩形脉冲，符合了下级计数的需求。典型的施密特其工作波形如下：本施密特触发器选用40106，管脚如下，可以看出内部含有六路同样的施密特触发器，我们只使用其中一组，3.计数电路（计数器）本电路采用四个同步计数器接成串行工作方式，查数字电路产品资料后，准备采用CD4518，管脚如下图，该IC是一种同步加数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别是⑴~⑺和⑼~⒂。该计数器是单路系列脉冲输入（1或2脚；9或10脚），4路BCD码输出（3~6脚；11~14脚）。其工作波形如下：从4518应用手册给出的真值表看出，CD4518有两个时钟输入端CP和EN（ENABLEA或B），若用时钟上升沿触发，信号从CP端输入，此时EN端接高电平“1”，若用时钟下降沿触发，信号从EN端输入，CD4518管脚输入输出波形此时CP端应接低电平“0”，不仅如此，清零端（RESET）也应该保持低电平“0”，只有满足了这些条件，电路才会处于计数状态。我们还从真值表里可以得出，利用EN端下降沿触发的特点组成N位十进制计数器。从波形分析，当输入端的计数脉冲到第10个时，电路自动复位0000状态，因为4518没有进位功能的引脚，所以应该充分利用第6或14脚输出脉冲的下降沿，利用该脉冲和EN端相连，就可以实现电路进位的功能，根据分析结果，电路设计如下：CLK9EN10R15Q011Q112Q213Q314同步计数器2B4518CLK1EN2R7Q03Q14Q25Q36同步计数器2A4518CLK9EN10R15Q011Q112Q213Q314同步计数器1B4518CLK1EN2R7Q03Q14Q25Q36同步计数器1A4518vccreset另外从4518波形参数表可查其RESET端所需的清零电平宽度在VDD=5V时应该CD4518真值表计数脉冲大于250ns，既清零信号宽度应至少大于250ns才能有效的将计数器清零，从测量的准确度要求来看，250ns周期的频率f=1/λ=1/250=4M，远远大于我们所测量的频率最高值10KH，所以我们至少可以将其运用与小于M级别频率的测量。现在可以得出结果清零信号宽度应大于250ns，以此做为时钟设计电路的参考数据。4.锁存电路（锁存器）锁存集成有电平和边沿触发之分，设计时要充分考虑进去，内部构造大都采用D触发器形式，使用电平或者脉冲方式来触发。而从前面的分析看，本次设计的锁存电路必须采用边沿触发方式的集成电路来实现，因为假如采用电平方式的话，那么在秒脉冲的正半周（既高电平）会使锁存器一直处于导通状态，不能正常显示测量值。因此采用边沿触发就可以在极短的时间内将所需要的数据进行传送，而在其它时间内处于封闭状态。查阅数据集成资料并，发现8D锁存器74LS324正适合要求，这款集成多在计算机电路中运用，而且容易购买，此集成为20脚封装，内部有8个D锁存器，采用两个这样的集成便可以实现4位10进制的的数据传输，它以上升沿作为CP端（即CLK）的有效触发，将8个D输入同时打到输出Q端，在输出端加有三态驱动，其内部其管脚排列如下右图，内部构造（单个D触发器）如下右图从此集成参数和真值表（如下），在其（1）脚使能端加上低电平才能有效得使输出端得到所需的数据，其他状态不传送数据，也可从上图分析此（1）脚是控制三态门的，相当于电路的通断开关，只有接低电平，电路才能正常工作。左图可知在满足了OE端低电平的条件下，只有在CP端的上沿到来时间才能使Q端有效翻转，达到我们预期设计所需要的边沿触发的要求。但从时钟的角度出发，对374的边沿特性仍然有要求，因为电路要求对锁存器进行锁存以后才能将计数器清零，否则在锁存未稳定前就将计数器清零势必造成显示的错误。我们从374应用手册中给出的数据中可知，在cp端的上升沿到来时，从Q端输出延时有15~28ns，数据和波形分别如下：时隙极限(ns)测试环境minmaxTplhTphl15192828CL=45pfRL=667Ω因此从CP端的上沿到达时既超过1.3V电压时，可以使Q端翻转，而且能够在至少在28ns以内完成触发器翻转的任务，只要在此时间内计数器不清零就可以使电路正常工作，时钟设计时就可以此为依据。5.1译码显示电路（译码器、显示电路）市场上比较多见数码显示器件是LED数码管，它有亮度高、售价低等特点，非常适合本电路制作。数码管的外形尺寸和内部构造如图所示，主要参数如下：1.6V~4.2V；功耗≤400mW，工作电流≤10mA；分共阳共阴两种极性，本电路选用共阴。其引脚按顶视图的（1）脚开始，顺时针读数，（3）脚和（8）脚为公共脚，其中（5）脚为小数点，本电路不做连接。引脚分别如下：数码管与配套的驱动集成器件一起工作，通常称为ＢＣＤ－７段译码器。查阅译码集成，发现有很多都能与ＬＥＤ管很好的协调工作，最后确定为CD4543，它是一种中功率器件，在额定5V电压下输出4.5V的最大电压，输出电流达1mA左右，本电路总共需要4块CD4543。管脚排列如下：集成从（2）~（5）脚依次输入二进制BCD码的高位到低位，（9）脚~15abcdefgdp电源负端12345109876EDCdpGFAB脚输出点燃数码管所需要的二进制电压，(1)端为琐存控制，（7）端位消隐端，（6）端为L6CD用。同时，从原先的设计思路出发，（1）脚锁存端不使用，再结合其真值表，（1）脚需接高电平，而（6）、（7）均需接底电平，满足此要求才能正常工作。译玛器和数码管工作的方式一般有动态扫描和静态驱动两种，前着电路工作原理较为复杂，数码管处于连续依次被点燃状态，利用人眼视觉惰性产生数字显示静态的效果，通常只用两块集成就可以完成译码和显示的工作。而静态工作状态中，数码管持续点燃，在特定时间的更新显示，所以显示无视觉闪烁，而且电路调试简单，本电路考虑到前级74LS324已经锁定数据，因此配合静态工作能很好完成显示的工作，所以本电路选用静态连接。根据管脚分布和译码参数及管脚分布，电路设计如下：abfcgdeDPY[LEDgn]76421910abcdefg数码管abfcgdeDPY[LEDgn]76421910abcdefg数码管abfcgdeDPY[LEDgn]76421910abcdefg数码管A5B3C2D4LD1PH6BI7a9b10c11d12e13f15g14译码4543abfcgdeDPY[LEDgn]76421910abcdefgDS?DPY_7-SEGA5B3C2D4LD1PH6BI7a9b10c11d12e13f15g14译码4543A5B3C2D4LD1PH6BI7a9b10c11d12e13f15g14译码4543A5B3C2D4LD1PH6BI7a9b10c11d12e13f15g14译码4543VCC5.2时钟电路及波形设计根据以上各电路功能模块的需求，时钟电路总共需要产生两路输出信号，一路是频率为1秒的标准矩形脉冲，利用其上沿对锁存器进行锁存，另一路是计数器的清零脉冲，要求脉冲宽度≥250ns才可以有效得将计数器清零，频率仍然是1秒。而且在锁存以后才可以对计数器进行清零，考虑到锁存在25ns之内完成工作，所以只要电路调试得当，无须再加延时电路，而且从上面设计的方框图可知，矩形脉冲经过一个单稳态电路以后才产生清零脉冲，单稳态集成也存在不可人为的延时存在，所以电路可以正常工作。各部分设计如下：1）时钟产生电路时钟产生方式很多，可以由各种门电路，环谐振电路，也可以由触发器、555集成构成，谐振可以是电容，晶体。为了电路调试方便，综合条件，采用CMOS集成加晶振，晶振采用平常较为多见的时钟晶振，谐振频率为32.