数字电路逻辑设计-第五章

1数字电路与逻辑设计第五章触发器西安邮电学院“校级优秀课程”2目的与要求：重点与难点：第五章触发器1.理解触发器基本概念；2.理解触发器的结构及工作原理；3.掌握触发器逻辑功能的描述；4.掌握触发器的典型应用。触发器外部逻辑功能、触发方式。35.1概述5.2基本R-S触发器5.3钟控(同步)触发器5.4主从触发器5.5边沿触发器第五章触发器4两大类逻辑电路•组合电路：•时序电路：结构上没有反馈线，功能上没有记忆功能；电路的输出仅仅与当时的输入有关。结构上有反馈线，功能上有记忆功能；电路的输出不仅与当时的输入有关，而且还与电路原来的状态有关。5.1概述52.触发器特点:3.触发器分类:时序逻辑电路的最基本单元；能够存储一位二进制信息。(1)有两个能够保持的稳定状态，分别用来表示逻辑0和逻辑1。(2)在适当输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能将获得的新状态保存下来。按触发方式分：电位触发方式、主从触发方式及边沿触发方式按逻辑功能分：R-S触发器、D触发器、J-K触发器和T触发器1.触发器:5.1概述65.2.1基本RS触发器SD&QQ&RDG1G2SQQR反馈输入端输出端由两个与非门通过反馈构成逻辑符号1.电路结构与逻辑符号以Q端的状态表示触发器状态：Q=1即触发器为状态15.2基本RS触发器Q=0即触发器为状态072.工作原理分析SD&QQ&RDG1G211SD&QQ&RDG1G210101011原状态0Q1Q原状态1Q0Q1)触发器保持：当=1；=1，触发器保持原来的状态不变DSDR5.2基本RS触发器8SD&QQ&RDG1G201SD&QQ&RDG1G2原状态Q=1原状态Q=01010101102)触发器置1：当=0；=1，无论触发器原状态如何，都会转变为1态DSDR5.2基本RS触发器9SD&QQ&RDG1G210原状态Q=Xx103)触发器置0：当=1；=0，无论触发器原状态如何，都会转变为0态DSDR5.2基本RS触发器10SD&QQ&RDG1G200原状态Q=X11而当=0；=0同时撤消后，触发器新状态不能确定DSDR为避开禁止状态，输入信号不应同时出现=0；=0DSDR4)触发器禁止状态：当=0；=0时，触发器输出Q和均为1DSDRQ5.2基本RS触发器113.触发方式SD&QQ&RDG1G2011010置1端（Set）置0端（Reset）基本RS触发器的触发方式属电平触发触发器状态端SQQR5.2基本RS触发器1211001000010100011110101011110011逻辑功能表保持置1置0禁止4.逻辑功能新状态Q原状态QDSDR+=1DSDR5.2基本RS触发器13逻辑符号真值表01100011QQ0110不定不变小圆圈表示低电平置零小圆圈表示低电平置1电平触发触发器：触发器输出状态的变化取决于输入信号的电平值的变化，将其称为电平触发触发器5、与非门构成的基本R—S触发器逻辑功能描述DSDR：置零或复位端（低电平置零）：置1或置位端（低电平置１）Q：触发器原端或1端Q：触发器非端或0端DRDS5.2基本RS触发器141状态转换真值表：00010011010001101001101111001111QnQn+1状态转换真值表DSDR根据真值表建立起输入信号及、触发器的原状态Qn（现态）与触发器的新状态Qn+1（次态）之间的关系表DSDR5.2基本RS触发器5.2.2触发器逻辑功能的描述方法152次态卡诺图3特征方程1SRDDQQnDD1nRS（约束条件）DSDRnQ10110001000111105.2基本RS触发器164状态转移图0１基本触发器状态转移图01DDSR，10DDSR，1DDSRDD1SR5.2基本RS触发器17QnQn+1SDRD说明001X0状态不变0101置11010置011X11状态不变5激励表5.2基本RS触发器18画工作波形的方法：a)根据触发器动作特征确定状态变化的时刻b)根据触发器的逻辑功能确定新状态SRQQ不定011101110111011100不定不变禁止置1不变置1不变置0不变工作波形能直观地表示触发器输入信号与输出信号之间的时序关系6波形图时钟触发器逻辑功能：5种描述方式+波形图初始状态为05.2基本RS触发器19例1在用与非门组成的基本RS触发器中，设初始状态为0，知输入R、S的波形图，画出两输出端的波形图。RSQQ初始状态为05.2基本RS触发器205.2.3基本触发器的特点总结1.有两个互补的输出端，有两个稳定的状态。2.有复位、置位、保持三种功能。3.复位输入端、置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。4.由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间。5.2基本RS触发器215.3钟控（同步）触发器SCPR&&&&G3G1G2G4Q4Q3QQSCPRQQ逻辑符号电路结构1.电路结构及逻辑符号电路结构：由基本RS触发器和时钟脉冲控制门电路组成。5.3.1钟控RS触发器222.工作原理SCPR&&&&G3G1G2G4Q4Q3QQS=0；R=0：Qn+1=QnS=1；R=0：Qn+1=1S=0；R=1：Qn+1=0S=1；R=1：禁止CP=1：CP=0：状态不变01&&&&状态发生变化5.3钟控（同步）触发器23SRQn+1说明00Qn状态不变010置0101置111－禁止状态QnSRQn＋1000000100101011X100110101101111X3.逻辑功能描述（在CP=1）1)功能表2)状态转换真值表RS触发器次态卡诺图3)次态卡诺图010011××S1RQn00001111010nnQSRQSR（约束条件）4)特征方程5.3钟控（同步）触发器246)状态转换图S=xR=0S=0R=x10S=0R=1S=1R=0S=xR=0S=0R=x时钟触发器逻辑功能：5种描述方式+波形图QnQn+1SR说明000X0状态不变0110置11001置011X01状态不变5)激励表5.3钟控（同步）触发器25CPSRQSRQn+100Qn01010111Ф同步RS触发器真值表在CP为低电平期间其状态不变。在CP为高电平期间的R、S信号影响触发器的状态。7）工作波形初态为05.3钟控（同步）触发器265.3.2钟控D触发器1.电路组成&&&&QQ&&&&CPD5.3钟控（同步）触发器272.特征方程CP=1时，特征方程3.状态转移真值表DQn1DQn+100115.3钟控（同步）触发器28nQ1nQ01000011111D001D=0D=0D=1D=14.状态转移图5.激励表5.3钟控（同步）触发器295.3.3钟控J—K触发器1.电路组成&&&&DRDSQQ&&&&JKCP5.3钟控（同步）触发器302.特征方程CP=1时，特征方程3.状态转移真值表nnnQKQJQ111101010Qn00Qn+1KJnQ5.3钟控（同步）触发器31010KJKJ01,KJKJ,1nQ1nQ01000011111JK04.状态转移图5.激励表5.3钟控（同步）触发器325.3.4钟控T触发器1.电路组成&&&&DRDSQQ&&&&TCP5.3钟控（同步）触发器332.特征方程CP=1时，特征方程3.状态转移真值表nnnQTQTQ11Qn0Qn+1TnQ5.3钟控（同步）触发器3401T0T1T1T04.状态转移图5.激励表nQ1nQ01000001111T15.3钟控（同步）触发器35例1钟控RS触发器及逻辑门组成如下时序电路，其输入CP、D端波形如图所示，设触发器初态为1，试画出触发器Q端的输出波形。1DSQQRCPDCPQCP解：时钟RS触发器S=D，R=D,电路只有置0、置1两种逻辑动作。S(R)5.3钟控（同步）触发器365.3.5电位触发方式的工作特性1.电位触发方式——当钟控信号CP为低（高）电平时，触发器不接受输入激励信号，触发器状态保持不变；当钟控信号CP为高（低）电平时，触发器接受输入激励信号，状态发生转移。2.电位触发方式的特点：在约定钟控信号电平（CP=1或CP=0）期间，输入激励信号的变化都会引起触发器状态的改变；在约定钟控信号电平（CP=0或CP=1）期间，无论输入激励信号如何变化，触发器状态保持不变。5.3钟控（同步）触发器37CPSRQ钟控RS触发器在CP的有效电平期间，R、S如果发生多次变化，触发器的状态也随着变化多次。对信号的敏感时间长，抗干扰能力差。3.钟控RS触发器存在的空翻现象解决办法?Q&&21&3&4RSQ5.3钟控（同步）触发器385.4主从触发器一、主从触发器基本原理为了避免空翻现象可以采用具有存储功能的触发引导电路，主从结构的触发器就是这类电路。①输出状态变化的时刻在时钟的下降沿。②输出状态如何变化，则由时钟CP下降沿到来前一瞬间的R、S值按RS触发器的特征方程来决定。1、主从RS触发器SCPRG8G7G9G5G6&&&&&&&&1QQG3G1G2G4主触发器从触发器1&&&&Q’Q’001&&&&39JCPK&&&&&&&&1&&G8G7G10G11G9G3G1G2G4G6G5QQQQ5.4主从触发器2、主从JK触发器主触发器从触发器405.4主从触发器二、主从JK触发器主触发器的一次翻转所谓一次翻转现象是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，主触发器状态就一直保持不变，它不再随输入激励信号J、K的变化而变化。CPJKQ主Q123主从JK触发器数据输入端抗干扰能力较弱。主从JK触发器的工作波形图415.4主从触发器三、主从触发器的脉冲工作特性以上图所示电路为例来说明触发器工作时，对时钟CP及激励信号J、K的要求。①时钟CP由0上跳至1及CP=1的准备阶段，要求：CP=1的持续期tCPH≥2tpd。②CP由1下跳至0时，主触发器的状态转移至从触发器。要求：要求CP=0的持续期tCPL≥3tpd。③为了保证触发器能可靠地进行状态变化，允许时钟信号的最高工作频率为max115CPCPHCPLpdfttt425.5边沿触发器边沿触发器不仅可以克服电位触发方式的多次翻转现象，而且仅在CP上升沿或下降沿，才对输入信号响应，这样大大提高了抗干扰能力，工作更为可靠。一、维持—阻塞式D触发器维持—阻塞式D触发器RDDSD&&&&&&G5G6G3G4G1G2QQCP预置端清零端10100111111110基本RS触发器435.5边沿触发器CP＝0维持—阻塞式D触发器RDDSD&&&&&&G5G6G3G4G1G2QQCPQ5Q6Q3Q4SD=RD=1&&01111Qn+1=Qn&&DDDQ5DQ6CP=0期间D信号存于Q611445.5边沿触发器CP由0变1维持—阻塞式D触发器RDDSD&&&&&&G5G6G3G4G1G2QQCPQ5Q6Q3Q4DQn1DQn1&&DDDDDDSD=RD=111455.5边沿触发器CP＝1维持—阻塞式D触发器RDDSD&&&&&&G5G6G3G4G1G2QQCPQ5Q6Q3Q4SD=RD=1&DD1若Q3=0，Q4=10110置0维持线101置1阻塞线11465.5边沿触发器CP＝1维持—阻塞式D触发器RDDSD&&&&&&G5G6G3G4G1G2QQCPQ5Q6Q3Q4&DD1若Q3=1，Q4=0100置1维持线1&1SD=RD=11置0阻塞线11475.5边沿触发器分析结果：SD和RD为直接异步置1和置0端。当RD=0，SD=1，保证触发器可靠置0。当RD=1，SD=0，保证触发器可靠置1。当RD=1，SD=1时：CP=0时，触发器状态保持不变。CP上升沿时，触发器的状态发生转移，其次态取决于CP脉冲上升沿到达前瞬间D端的信号：CP=1时，触发器状态保持不变。维持—阻塞式D触发器具有边沿触发的功能，并有效地防止了空翻。DQ1n485.5边沿触发器二、脉冲