04 DSP在片外围电路

1宋华军中国石油大学（华东）信控学院TMS320C54x在片外围电路23.1通用I/O引脚：XF和BIO3.2定时器3.3时钟发生器3.4主机接口3.5串行口3.6外部总线3.7可编程分区开关TMS320C54x在片外围电路33.1通用I/O引脚受软件控制的专用引脚：BIO和XFBIO引脚用法举例：XC2，BIOBIO为低，执行后面一条双字或2条单字指令XF引脚用法举例：SSBXXFRSBXXF4voidmain(){for(;;){asm(ssbxXF);//将XF置1Delay(100);asm(rsbxXF);//将XF清0Delay(100);}}53.2定时器片内定时器方框图PRD：周期寄存器TIM：定时寄存器(-1计数器)TCR：定时器控制寄存器TDDR：定时器分频系数寄存器PSC：定时器预先定标计数器6表定时器的三个寄存器Timer0地址Timer1地址寄存器说明0024H0030HTIM定时器寄存器，每计数一次自动减10025H0031HPRD定时器周期寄存器，当TIM减为0后，CPU自动将PRD的值装入TIM0026H0032HTCR定时器控制寄存器，包含定时器的控制和状态位71、定时器控制寄存器（TCR）2、条件定时器控制寄存器（TCR）的功能3、定时中断的周期4、定时器的用法3.2定时器81、定时器控制寄存器（TCR）（TCR）中包含有定时器的控制位和状态位15-1211109-6543-0保留softFreePSCTRBTSSTDDR92、条件定时器控制寄存器（TCR）的功能位功能15~12－保留;读成011soft0Soft和Free位结合起来使用，以决定在HLL调试程序遇10Free0到断点时定时器的工作状态。Freesoft定时器状态00定时器立即停止工作01当计数器减到0时停止工作1×定时器继续运行9~6PSC－定时器预先定标计数器。这是一个减1计数器，当PSC减到0后。TDDR位域中的数加载到PSC，TIM减15TRB－定时器重新加载位，用来复位片内定时器。当TRB置1时，以PRD中的数加载TIM，以及以TDDR中的值加载PSC。TRB总是读成04TSS0定时器停止状态位，用于停止或启动定时器。复位时，TSS位清零，定时器立即开始定时。TSS=0定时器启动工作TSS=1定时器停止工作3~0TDDR0000定时器分频系数。按此分频系数对CLKOUT进行分频，以政变定时周期。当PSC减到0后，以TDDR中的数加载PSC103、定时中断的周期CLKOUT×（TDDR＋1）×（PRD＋1）其中：CLKOUT－时钟周期TDDR－定时器分频系数PRD－定时器时间常数(周期寄存器)114、定时器的用法关闭定时器只要将TCR的TSS位置1，切断时钟输入，定时器停止工作，减小功耗定时器初始化（1）将TCR的TSS位置1（关闭定时器）（2）加载PRD（3）加载TCR（使TDDR初始化，令TSS位为0，TRB位置1），启动定时器12开放定时中断（1）将IFR中的TINT位置1，清除尚未处理完的定时器中断（2）将IMR中的TINT位置1，开放定时中断（3）将ST1中的INTM位清0，从整体上开放中断复位时TIM和PRD都置成FFFFｈ，定时器的分频系数（TCR和TDDR位）清0，定时器开始工作4、定时器的用法133.3时钟发生器组成：内部振荡器和锁相环（PLL）电路两部分参考时钟X1X2/CLKINC1C2Crystal方法1：外接晶体X1X2/CLKINCrystal方法2：外部时钟信号由引脚X2/CLKIN输入(X1空)1415锁相环工作原理锁相环路是一种反馈电路，锁相环的英文全称是Phase-LockedLoop,简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。163.3时钟发生器3.3.1硬件配置PLL3.3.2软件可编程PLL173.3.1硬件配置PLL硬件配置PLL：通过C54x的3个引脚CLKMD1、CLKMD2和CLKMD3的状态，选定时钟方式：不用PLL时，CPU的时钟频率等于晶体振荡器频率或外部时钟频率的一半；若用PLL时，CPU的时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N（PLLN），使用PLL可以使用比CPU时钟低的外部时钟信号，以减少高速开关时钟所造成的高频噪声。18时钟方式的配置193.3.2软件可编程PLL软件可编程PLL具有高度的灵活性其时钟定标器提供各种时钟乘法器系数，并能直接接通和关断PLLPLL的锁定定时器可以用于延迟转换PLL的时钟方式直到锁定为止。通过软件编程，可选用两种时钟方式PLL方式：其比例系数共31种,靠锁相环电路完成分频（DIV）方式：其比例系数为1/2和1/4,在此方式下，片内PLL电路不工作以降低功耗20复位时的时钟方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器时钟方式000E007H乘15，内部振荡器工作，PLL工作0019007H乘10，内部振荡器工作，PLL工作0104007H乘5，内部振荡器工作，PLL工作1001007H乘2，内部振荡器工作，PLL工作110F007H乘1，内部振荡器工作，PLL工作1110000H乘1/2，内部振荡器工作，PLL不工作101F000H乘1/4，内部振荡器工作，PLL不工作011…保留21时钟方式寄存器CLKMD各位域功能22比例系数与CLKMD的关系PLLNDIVPLLDIVPLLMUL比例系数0X0～140.50X150.25100～14PLLMUL+110151110或偶数(PLLMUL+1)÷211奇数PLLMUL÷423时钟频率CPU时钟频率CLKOUT晶体振荡频率外部时钟频率CLKIN?内部PLL功能24253.4主机接口（HPI）3.4.1HPI-8接口的结构3.4.2HPI-8控制寄存器和接口信号3.4.3HPI-8接口与主机的连接框图3.4.4HPI的8条数据线作通用的I/O引脚263.4.1HPI-8接口的结构HPI-8：一个8位的并行口，外部主机是HPI的主控者，HPI-8作为主机的从设备，其接口包括：一个8比特双向数据总线、各种控制信号及3个寄存器片外的主机通过修改HPI控制寄存器（HPIC）设置工作方式，通过设置HPI地址寄存器（HPIA）来指定要访问的片内RAM单元，通过读/写数据锁存器(HPID)来对指定存储器单元读/写主机通过HCNTL0、HCNTLl管脚电平选择3个寄存器中的一个27HPI的组成HPI数据锁存器(HPID)HPI控制寄存器(HPIC)HPI存储器(DARAM)HPI地址寄存器(HPIA)HPI控制逻辑283.4.2HPI-8控制寄存器和接口信号HPI控制寄存器（HPIC）状态位控制着HPI操作：（1）BOB：字节次序位（2）SMOD：标准HPI-8寻址方式位（3）DSPINT：主机向C54x发出中断位（4）HINT：C54x向主机发出中断位（5）XHPIA：增强HPI-8扩展寻址使能位（6）HPIENA：增强HPI-8使能状态位29HPI-8接口信号名称及其功能30313.4.3HPI-8接口与主机的连接框图C54xHPI与主机链接框图323.4.4HPI的8条数据线作通用的I/O引脚通用I/O控制寄存器(GPIOCR)各位的功能333.5C54ｘ串行口高速全双工串行口与其它‘C54x器件、编码解码器、串行A/D等接口‘C54x串行口的三种形式：(1)标准同步串行口（SSSP）(2)缓冲串行口（BSP）(3)时分多路串行口（TDM）串行口可以工作在任意低的时钟频率上343.5C54ｘ串行口1、串行口的组成2、串行口引脚定义3、串行口传送数据的一种接法4、串行口发送数据过程5、串行口接收数据过程351、串行口的组成DRR－16位数据接收寄存器DXR－16位数据发送寄存器RSR－接收移位寄存器XSR－发送移位寄存器控制电路362、串行口引脚定义引脚说明CLKR接收时钟信号CLKX发送时钟信号DR串行接收数据DX串行发送数据FSR接收时的帧同步信号FSX发送时的帧同步信号373、串行口传送数据的一种接法DXFSXCLKX'C54Device0DRFSRCLKR'C54Device1384、串行口发送数据过程(1)将要发送的数据写到DXR(2)若XSR空（上一个字已串行传送到DX脚），则将DXR复制到XSR(3)在FSX和CLKX作用下，将XSR中的数据移到DX引脚输出(4)一旦DXR中的数据复制到XSR后，就产生串行口发送中断XINT，通知CPU将新数据加载到DXR395、串行口接收数据过程(1)在FSR和CLKR作用下，来自DR引脚的数据移位至RSR(2)当RSR满一个字时，就复制到DRR(3)一旦RSR复制到DRR后，就产生串行口接收中断，通知CPU从DRR中读取数据403.6外部总线外部总线表明‘C54x具有很强的系统接口能力主要内容：(1)外部总线接口(2)外部总线操作的优先级别(3)等待状态发生器(4)分区转换逻辑(5)外部总线接口定时图(6)复位和IDLE3省电工作方式(7)保持方式411、外部总线接口信号信号名称‘C541,‘C542,‘C543,‘C545,‘C546‘C548说明A15~A015~022~0地址总线D15~D015~015~0数据总线MSTRBPP外部存储器选通信号PSPP程序空间选择信号DSPP数据空间选择信号IOSTRBPPI/O设备选通信号ISPPI/O空间选择信号R/WPP读/写信号READYPP数据准备好信号HOLDPP请求控制存储器接口HOLDAPP响应HOLD请求MSCPP微状态完成信号IAQPP获取指令地址信号IACKPP中断响应信号422、外部总线接口要求外部总线接口是一组并行接口MSTRB和IOSTRB信号相互排斥PS、DS和IS信号彼此相互排斥R/W控制数据传递方向READY(外部数据准备输入信号)与片内软件可编程等待状态发生器一道，使CPU可与慢速存储器或I/O设备接口432、外部总线接口要求HOLD和HOLDA允许外部设备控制‘C54ｘ的外部资源当PMST中的地址可见位(AVIS)置1时，CPU执行指令的内部程序存储器地址呈现在外部总线上，且IAQ（指令地址采集信号）有效MSC（微状态完成信号）CPU寻址片内存储器时，外部数据总线呈高阻状态，地址总线、PS、IS、DS保持先前状态，其它信号无效443、外部总线优先级别C54x片内多总线结构，可以单周期内同时寻址多个总线外部总线仅一组，每个机器周期只能寻址一次若一个周期内，对外部存储器寻址2次（一次取指，一次取操作数），就会发生流水线冲突C54x已规定流水线各阶段操作的优先级别，自动缓解上述流水线冲突问题45假设一个周期内要对外部总线进行：1次取指，2次读，1次写操作数据寻址比取指有较高的优先权3、外部总线优先级别464、等待状态发生器目的：与慢速存储器或I/O设备接口产生等待状态的两种方法：（1）软件可编程等待状态发生器最多可使外部总线周期延长7个T（2）软件和硬件混合产生等待状态软件等待状态寄存器（SWWSR）每位的定义1514～1211～98～65～32～0保留/XPA(仅’C548)I/O数据数据程序程序RR/WR/WR/WR/WR/W47软件等待状态寄存器（SWWSR）各字段的功能485、软件等待状态寄存器（SWWSR）的用法用法：STM＃2009ｈ，SWWSR2009ｈ＝0010000000001001将在寻址I/O空间时插入2T，寻址程序空间时插入1T，寻址数据空间时不插入等待状态。49软、硬件等待状态的使用DSP无论是运算还是存取数据，速度都很快，但外部存储器或其他设备的读写周期都较长。因此经常用等待方式访问外存储器。DSP