常用逻辑电路

第一节逻辑电路概述第二节逻辑门电路本章小结第五章常用逻辑电路第四节加法器第三节触发器第五节编码器与译码器第六节计数器一、逻辑电路的主要电气特性第一节逻辑电路概述1．电源特性（1）TTL电路①74LS系列和74F系列：电源电压均为+5V5%。（2）CMOS电路②74AS系列和74ALS系列：电源电压均为+5V10%。①74HCT系列和74ACT系列：电源电压均为+5V5%。②74HC系列和74AC系列：电源电压均为+5V，最小可为+2V，最大可达+6V。③CMOS4000系列：电源电压标称值为+5~+15V，但可以在+3~+18V范围内调节。2．逻辑电平74HC系列：输入端高电平在+3.5V以上；低电平在+1V以下；输出的高电平在+4.4V以上，低电平在+0.1V以下。各种逻辑系列规定了输入端、输出端的低电位和高电位。第一节逻辑电路概述正逻辑：低电位为逻辑0，高电位为逻辑1。逻辑电平：对应于逻辑0、1的电位值。（1）TTL电路：74LS系列的阈值电压约为1.1V，其余的系列阈值电压约为1.4V。（2）CMOS电路：阈值电压约为电源电压的一半。74HCT系列和74ACT系列的阈值电压约为1.4V。阈值电压：使电路从一种状态转换到另一种状态的输入电压叫做阈值电压。第一节逻辑电路概述非门电路阈值电压如图所示。3．阈值电压4．工作速度当改变电路输入电平时，相应的输出电平也发生变化，但是时间上有所延迟。图中都以各自摆幅的50%为参考点。2pHLpLHpdttt+tpd越小，门电路的工作速度越高，即门电路的工作频率可以高些。衡量门电路的工作速度用平均传输延迟时间tpd表示：第一节逻辑电路概述功耗：逻辑电路在特定的频率下运行时所消耗的功率。功耗PC为电源电压与电源电流平均值的乘积，即CMOS电路的主要优点是静态功耗低，但随着工作频率的提高，功耗随着频率线性上升。74AC（T）系列或74HC（T）系列CMOS电路在用+5V电源时，若以它们的最高频率工作时，功耗与TTL电路相当。CCCCIVP第一节逻辑电路概述功耗示意图如图所示。5．功耗二、逻辑电路使用注意事项1．电源电压要符合所用逻辑电路规定的数值，电源极性不能颠倒。2．电路的输入端电位不能过高或过低。3．多余的输入端不能悬空，要根据电路的逻辑功能或者接地，或者接电源。5．相同系列逻辑电路相互连接时，输出端所接负载不能超过规定的数目。4．除具有特殊输出结构的电路外，不允许把各种逻辑部件的输出端并联。输出端不允许与电源或地短路。第一节逻辑电路概述7．使用CMOS电路时应注意如下的安全措施：（1）CMOS器件应存放在金属包装容器内。（2）焊接时，一般烙铁容量不准大于20W，烙铁要有良好的接地线，最好用电烙铁断电后的余热进行快速焊接。禁止在电路通电的情况下焊接。6．调试电路时，应先接通线路板电源，后接通信号源；调试结束时，应先切断信号源，后关断电源。不能在带电的情况下插拔线路板。第一节逻辑电路概述一、逻辑门电路的种类第二节逻辑门电路图示为74HC08的引脚排列图。该集成块有四个与门，每个与门有两个输入端，故把74HC08称为四2输入与门。1．与门2．或门图示为四2输入或门74HC32引脚排列图。第二节逻辑门电路图示为六非门74HC04引脚排列图。3．非门第二节逻辑门电路图示为四2输入与非门74HC00引脚排列图。4．与非门第二节逻辑门电路图示为四2输入或非门4001引脚排列图。5．或非门第二节逻辑门电路6．与或非门图示为2-2、2-3输入与或非门74HC51引脚排列图。G1的逻辑表达式为G2的逻辑表达式为DEFABCY+CDABY+第二节逻辑门电路7．异或门（1）引脚排列图图示为四2输入异或门74HC86引脚排列图。BABABAY+（2）逻辑表达式ABYABY000101011110（4）逻辑功能输入变量相同时，输出为0；输入变量相异时，输出为1。（3）真值表第二节逻辑门电路二、特殊输出结构的门电路1．三态门（1）使能端高电平有效第二节逻辑门电路使能端高电平有效三态门结构示意图如图所示。①电路结构②工作原理EN为1时，开关S闭合，非门正常工作，输出。AYEN为0时，开关S断开，输出端Y与电路内部断开，非门不能实现其逻辑功能，输出端呈高阻抗（简称高阻）。三态门的输出具有高电平、低电平和高阻三种状态。③电路符号EN为0时称为禁止状态。第二节逻辑门电路（2）使能端低电平有效①电路结构②工作原理为0时，非门正常工作。为1时，非门输出端呈高阻状态。ENEN图中小圈，表示该使能端低电平有效，即使能端为低电平时，门电路能正常工作，反之输出端呈高阻。③电路符号第二节逻辑门电路（3）主要应用当时，G2、G3呈高阻状态，G2、G3与总线隔离，G1将输入信号A1送到总线。只要控制各个门的分时为0，就可以把各个门的输出信号分时送到总线且互不干扰。这种连接方式叫做总线结构。①分时传送若干个门的输出信号到公共的传输线上011321ENENENEN第二节逻辑门电路C=1，A端数据DA通过G1送到B端，即。C=0，B端数据DB通过G2引到A端，即。②实现数据的双向传输ABDDBADD第二节逻辑门电路2．OC门①普通门电路（1）电路结构VT2管是VT1管的集电极负载。当VT1管截止，VT2管导通时，输出高电平。②OC门电路将VT1的集电极负载全部去掉，即集电极开路（OC）。对应CMOS管称为OD门。当VT1管导通，VT2管截止时，输出低电平。第二节逻辑门电路（3）使用接法（2）逻辑符号使用OC门时一定要接上拉电阻和电源，如图所示。第二节逻辑门电路（4）逻辑功能若某一OC门为低电平时，输出Y为低电平。利用OC门实现线与逻辑。当所有OC门输出均为高电平时，输出Y为高电平；第二节逻辑门电路EFCDABEFCDABYYYY++321第三节触发器一、基本RS触发器1．电路组成2个输入端、，2个输出端和Q。（1）该电路有两个稳定状态DRDSQ2．逻辑功能1DDSRQ=0、，称为触发器的0态。Q=1、，称为触发器的1态。1Q0Q①当时，触发器有两个稳定状态：②电路处于0态，Q=0、，则Q=0使G2门输出为1，即；而,③电路处于1态，Q=1、，则使门G1输出为高电平，即保持Q=1；而Q=1、送到与非门G2的两个输入端，保持。则1态是稳态。1Q1Q1Q1DS0Q0Q1DR0Q第三节触发器送到与G1非门的两个输入端，保持Q=0。则0态是稳态。②当时，则使Q=0、，触发器被置为0态，端称为置0端或复位端。1DS0DR0DR1Q①当时，则使Q=1、，触发器被置为1态，端称为置1端或置位端。0DS1DR0DS0QDSDR（2）在输入低电平触发信号的作用下，触发器的状态可以转换第三节触发器（3）不允许在两个输入端同时加低电平触发信号、，Q和同时被迫为1；而当、同时返1时，Q和的状态不能确定，即可能为0态，也可能为1态。0DR0DSQDRDSQDRDS（4）触发器刚接电源时，触发器的状态是随机的，即可以是0态，也可能是1态。实际应用中，禁止出现端和端同时为0的情况，以免出现逻辑混乱或错误。第三节触发器3．真值表DSDRQ功能说明00110101101禁止置1置0保持第三节触发器二、同步触发器1．同步RS触发器在由G1、G2组成的基本RS触发器的基础上增加G3、G4两个引导控制门，就构成了同步RS触发器。（1）电路组成①当CP=0时，G3、G4门被关闭，输入信号R、S被封锁，基本RS触发器，触发器状态保持不变。②当CP=1时，G3、G4门被打开，输入信号R、S经倒相后被引导到基本RS触发器的输入端、，可以直接控制基本RS触发器。（2）工作原理1DDSRDRDS第三节触发器（3）真值表1+nQnQSR状态功能说明0011010101保持置0置1禁止：表示CP作用前触发器的初态。：表示CP作用后触发器的新状态或次态。CP脉冲从0上跳到1的时刻是初、次态的时间分界。nQ1+nQ第三节触发器（4）逻辑符号（5）特点同步RS触发器只在CP=1时工作，CP=0时被锁存。抗干扰能力比基本RS触发器强。同步RS触发器仍然存在RS触发器不能同时为1的禁止状态。第三节触发器2．同步D触发器（1）电路组成①当CP=1时，G3、G4门打开，Q=D。②当CP=0时，G3、G4门封锁，触发器状态为CP下降前瞬间存入触发器的数据D，故同步D触发器又称数据锁存器。（2）工作原理第三节触发器1+nQD状态功能说明0101置0置1（4）逻辑符号（3）真值表第三节触发器三、边沿触发器（1）边沿D触发器的逻辑功能D：信号输入端。Q、：两个互补的输出端。：异步清0端，不受CP控制。：异步置1端，不受CP控制。QDRDS①逻辑符号1+nQD功能说明0101置0置1第三节触发器只在CP脉冲的上升沿或下降沿动作的触发器。1．边沿D触发器CP输入端方框内的三角：该触发器是在CP的上升沿动作。1DDSRQ解：根据每一个CP上升沿到来前瞬间D的状态，就可以决定触发器每一个状态，Q和的波形如图所示。1+nQQ第三节触发器[例5-1]如图所示为CMOS边沿D触发器输入CP和D的信号波形，设，Q端的初始状态为0，试画出和Q的波形。（2）集成D触发器74HC7474HC74在一个芯片内集成了两个上升沿触发的边沿D触发器。第三节触发器（1）JK触发器的逻辑功能2．JK触发器②真值表①逻辑符号1+nQnQnQJK次态功能说明0011010101保持置0置1翻转第三节触发器（2）集成JK触发器74HC112第三节触发器[例5-2]已知74HC112各输入波形如图所示，试画出Q端波形。解：Q端波形如图所示。第三节触发器四、寄存器寄存器是用来暂时存放数码的数字逻辑部件。一个触发器可以存储1位二进制代码，用n个触发器组成的寄存器可以存储n位二进制代码。图为用四个边沿D触发器构成的代码寄存器。第三节触发器74LS374为由D触发器构成3态输出的8位寄存器，74LS373为3态输出8位锁存器。这种寄存器结构简单，D端的抗干扰能力强，可以用来作缓冲寄存器。该图中接收数码时所有各位代码是同时读入和读出的。第三节触发器第四节加法器一、全加器除最低位外，任何相同位相加时，除该位的加数和被加数外，还须考虑来自相邻低位的进位。运算结果除本位的和以外，还要有向相邻高位的进位。这种运算的电路称为全加器。2．逻辑符号1．引入3．真值表iAiB1iCiCiS0000000101010010111010001101101101011111第四节加法器二、加法器（1）组成电路图示为四位二进制数并行相加的加法器示意图。由4个全加器组成，依次将低位的进位输出端接至高位的进位输入端即可。最低位全加器的进位端应接0。第四节加法器（2）74HC283的引脚排列和逻辑符号第四节加法器若要进行两个8位二进制数的加法运算，可用两块74HC2836构成。第四节加法器一、编码器第五节编码器与译码器GS：控制使用标志，在按下S0~S9中任意一个键时就有GS=1，否则GS=0。（1）电路组成1．键控8421BCD编码器。S0~S9：代表十个按键，也作为逻辑变量。A3A2A1A0：代码的输出2．优先编码器74HC147是一个优先编码的8421BCD编码器。（1）引脚排列和逻辑符号第五节编码器与译码器（2）功能表1I2I3I4I5I6I7I8I9I3Y2Y1Y0Y第五节编码器与译码器输入输出1111111110010110111011110111110111111011111110111111111111011001111000100110101011110011011110二、译码器二进制译码器是一种能把二进制代码的各种状态译成对应的输出信号的电路。以2位二进制译码器为例，说明二进制译码器的工作特点。1．二进制译码器（2）逻辑表达式（1）电路组成010AAY011AAY012AAY013AAY第