第十九次课 计数器

数字电子技术基础阎石主编（第五版）信息科学与工程学院基础部16.3若干常用的时序逻辑电路6.3.1寄存器和移位寄存器【】内容回顾二、移位寄存器（代码在寄存器中左/右移动）具有存储+移位功能一、数码寄存器1.由D触发器构成的4位移位寄存器（右移）：26.3若干常用的时序逻辑电路移位寄存器示例芯片Q0Q1Q2Q3DIRD0D1D2D3DIL74LS194AS1S0CLKRD双向移位寄存器74LS194的逻辑符号及功能表（a）逻辑图形符号工作状态0××直接清零100001111111保持右移左移并行输入（b）功能表RDS1S0RD结论：清零功能最优先（异步方式）。移位、并行输入都需CLK的↑到来（同步方式）【】内容回顾36.3.2计数器在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。计数器的分类如下：*按计数容量分：四进制计数器、十进制计数器、六十进制等*按时钟分:同步计数器、异步计数器*按计数过程中数字增减分：加法计数器、减法计数器和可逆计数器*按计数器中的数字编码分：二进制计数器、二-十进制计数器和循环码计数器等4计数器中的几个术语1.计数器的“模”（用M表示）：模计数器累计输入脉冲的最大数目。也为电路的有效状态数。。一般计数器的模为几，就称之为模几计数器。2.计数器的容量计数器所能表示的最大数值。3.分频所谓分频，就是把脉冲串的频率由高分低，使输出信号的频率比输入信号的频率低。5一同步二进制计数器（P278）同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。1．同步二进制加法计数器6CLKQ3Q2Q1Q0CLKQ3Q2Q1Q00000011000201003101040010510106011071110800019110010011011101112001113101114011115111160000在一个多位二进制数的末位加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（0变1，1变0）。而最低位的状态在每次加1时都要改变171．同步二进制加法计数器设计思想：①所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。②应控制触发器的输入端.可将触发器接成T触发器。则第i位触发器输入端Ti的逻辑式应为：在一个多位二进制数的末位加1时，若其中第i位（即任何一位）以下各位皆为1时，则第i位应改变状态（0变1，1变0）。而最低位的状态在每次加1时都要改变。10021TQQQTiii...8同步二进制加法计数器驱动方程:01230120101QQQTQQTQTT输出方程：状态方程：)()(01230123301201220101100QQQQQQQQQQQQQQQQQQQQQQQ0123QQQQC1.由T触发器构成的加法计数器9Q3Q2Q1Q0C00100011010000010000010000001010110100010101001101111000111111111101101000000000计数顺序电路状态等效十进制数进位输出CQ3Q2Q1Q000000001000110200102030011304010040501015060110607011170810008091001901010101001110111101211001201311011301411101401511111511600000010Q3的输出的波形的频率是CLK的1/16。Q0的输出的波形的频率是CLK的1/2。二分频四分频八分频十六分频CLKQ0Q1Q2Q3C12345678910111213141516Q1的输出的波形的频率是CLK的1/4。Q2的输出的波形的频率是CLK的1/8。11逻辑功能:(1)由于每输入16个CLK脉冲触发器的状态一循环，并在输出端C产生一进位信号，故为16进制计数器。若二进制数码的位数为n，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量，为2n－1.(2)计数器有分频功能，也把它叫做分频器。若CLK脉冲的频率为f0,则由16进制计数器的时序图可知，输出端Q0、Q1、Q2、Q3的频率为f0/2、f0/4、f0/8、f0/16.6.3.2计数器12CLK：计数脉冲输入端，上升沿有效。R′D：异步清0端，低电平有效。LD′：同步预置数控制端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。EP、ET：计数器工作状态控制端，高电平有效，只有当R′D=LD′=1，EP=ET=1，在CLK作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。*中规模集成的4位同步二进制计数器74161(74LS161):示例芯片（P282）13*中规模集成的4位同步二进制计数器74161(74LS161):其逻辑图形符号及功能表如图所示。6.3.2计数器注：74161和74LS161只是内部电路结构有些区别。74LS163也是4位二进制加法计数器，但清零方式是同步清零EPETCLKD0D1D2D3CQ1Q2Q3Q074161CLKRDLDEPET输出端工作状态0异步清零1011111111100预置数（同步）保持（包括C）保持（但C＝0）计数(a)逻辑图形符号（b）功能表四位同步计数器74161（74LS161）的图形符号及功能表RDLDLDRD14142、4位同步二进制减法计数器（P284）6.3.2计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：1...0021TQQQTiii01230120101QQQTQQTQTT驱动方程:15153、4位同步二进制可逆计数器6.3.2计数器a.单时钟方式－74LS191（P285）U/DSCLKID0D1D2D3LDC/BQ1Q2Q3Q074LS191输出端工作状态00111100预置数(异步）保持加法计数(a)逻辑图形符号（b）功能表同步十六进制可逆计数器74LS191的图形符号及功能表CLKo×××××减法计数1CLKISLDU/DSLD其中：LD－异步置数端；S－计数控制端U/D－加减计数控制端；C/B－进位/借位输出端D0～D3－预置数输入端；Q0～Q3－计数输出端161674LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲，其图形符号和功能表如图所示。b.双时钟方式6.3.2计数器CLKDD0D1D2D3LDC/BQ1Q2Q3Q074LS193输出端工作状态001111预置数(异步）异步清零加法计数(a)逻辑图形符号（b）功能表同步十六进制可逆计数器74LS193的图形符号及功能表CLKU××××0减法计数0CLKULDRDCLKD11RDLD1717十进制计数器的分析:方法：①由逻辑图写输出方程、触发器的驱动方程(即J,K;D;R,S的表达式)②将驱动方程代入特征方程，得计数器的状态方程(即Q*的方程)，表，画状态图、时序图③列计数状态④检查自启动⑤确定逻辑功能二、同步十进制计数器（P287）十进制计数：常用，便于显示。1818基本原理：在四位二进制加法计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。6.3.2计数器1、同步十进制加法计数器电路状态等效十进制数进位输出3Q2Q1Q0QC00000000001100100000113200410150000100161011071000080100119010010001计数脉冲顺序12345678910111213141516101011001101111011110000111213141516000000030120123QQQQQQQQT二、同步十进制计数器01230120101QQQTQQTQTT四位二进制同步加法计数器的驱动方程0301QQQT1919a.驱动方程：30210310230101QQQQQTQQTQQTT6.3.2计数器同步十进制加法计数器其电路如图所示2020b.状态方程和输出方程330210330210*3210210*2130130*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQ6.3.2计数器03QQC2121依次设初态求次态及输出，得状态表、状态图、时序图。状态表如：原态01000123QQQQ可求得次态为：0101输出为：C＝0如：原态10010123QQQQ可求得次态为：0000输出为:C＝1计数状态输出顺序Q3Q2Q1Q0C00000010001020010030011040100050101060110070111081000091001110000002222状态图时序图(暂略)0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/0/1状态输出23自启动能力4个触发器共16种状态，只用10种（有效状态）—构成有效循环，尚余6种状态（无效状态）未用。若由于某种原因电路进入无效状态，在CLK作用下能进入有效状态称具有自启动能力。将无效状态作初态求次态及输出，可以判断自启动能力。101010110100110011010100111011110000330210330210*3210210*2130130*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQ03QQC246.3.2计数器有效循环计数器能自启动完整的状态转换图2525*中规模集成同步十进制加法计数器74160(74LS160):示例芯片（P291）2626CLK：计数脉冲输入端，上升沿有效。R′D：异步清0端，低电平有效。LD′：同步预置数控制端，低电平有效，将预置输入端D3、D2、D1、D0的数据送至输出端，即Q3Q2Q1Q0=D3D2D1D0。EP、ET：计数器工作状态控制端，高电平有效，只有当R′D=LD′=1，EP=ET=1，在CP作用下计数器才能正常计数。当EP、ET中有一个为低时，计数器处于保持状态。*中规模集成同步十进制加法计数器74160(74LS160):示例芯片（P291）2727*中规模集成同步十进制加法计数器74160(74LS160):74160(74LS160)逻辑符号和功能表如图所示。注：74LS160为十进制加法计数器，故进位脉冲是在1001时出现的，而161为十六进制，进位脉冲是在1111时出现的。6.3.2计数器EPETCLKD0D1D2D3RDLDCQ1Q2Q3Q074160RDLDEPET输出端工作状态0清零(异步）1011111111100预置数(同步）保持（包括C）保持（但C＝0）计数(a)逻辑图形符号（b）功能表4位同步计数器74160(74LS160)的图形符号及功能表CLK28282、同步十进制减法计数器（P292）基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。6.3.2计数器JC1KQ1JC1KQ0JC1KQ2JC1KQ3T0=1＆＆计数脉冲CPT1T2T3＆B图5.3.94位同步二进制减法计数器电路状态等效十进制数借位输出3Q2Q1Q0QC0000000001003200405000000600700080001900101计数脉冲顺序12345678