安捷伦-信号完整性分析-PPT

slide#13-1安捷伦信号完整性测试全面解决方案目录1.高速数字设计和信号完整性基础知识2信号完整性仿真分析2.信号完整性仿真分析3.数字信号测试分析4.高速互连测试分析5接收性能测试分析25.接收性能测试分析slide#23-2高速数字设计和信号完整性基础知识3数字技术的发展LocalI/OPCIPCI-XPCI-E1/2/3、RapidIOPCIGraphicsAGPx2PCI-E1/2/3AGPx8AGPx4EDOMemoryDDR2/3、FBDDDRSDRAMDASNetwork10/100EthernetGigEthernet10GigEParallelATADT/EntryServerDriveInterconnectSANFiberChanneliSCSISCSISAS1/2EnterpriseServerDriveInterconnectFiberChannelSAS1/2SCSISATA2/3SATA4’97’98’99‘00’01’02’03’ParallelSerialProprietaryIBADatacenterClusters10GigE所有的I/O总线都向串行发展slide#33-3信号完整性的挑战数据速率越来越快（1Gbps）上升时间越来越快反射越来越大要在频域进行数据的分析5要在频域进行数据的分析SignalIntegrity信号完整性SI（SIGNALINTEGRITY），即信号完整性，是2000年发展起来的新技术。SI解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。100011LogicSignal+5VoltText-BookViewofDigitalSignalsLogicSignal+5VoltRealViewofDigitalSignals(analog)6+5VoltSupplyGround+5VoltSupplyGroundslide#43-4SI：新概念，旧方法SI应用的是传统的传输线、电磁学等理论，以及复杂的算法，解决以下几个方面的问题：*反射；*串扰；*过冲、振铃、地弹、多次跨越逻辑电平错误；*阻抗控制和匹配*EMC；*热稳定性；*时序分析*芯片封装设计；7。。。。。。影响信号完整性的因素¾PCB层设置、PCB材料影响传输线特性阻抗等，间接影响信号完整性；¾线宽、线长、线间距在高速、高密度PCB设计中对信号完整性影响较大；¾温度、工艺等对设计参数的影响，间接影响信号完整性；¾器件工作频率、速度、驱动能力、封装参数等对信号质量有一定的影响；多负载拓扑结构对信号完整性产生较大的响¾多负载拓扑结构对信号完整性产生较大的影响；¾阻抗匹配、负载；¾电源、地分割；¾趋肤效应；¾回流路径；¾连接器；¾过孔；8¾电磁辐射；•。。。。。。可见，信号完整性设计的考虑因素是多方面的，设计中应把握主要方面，减少不确定性。slide#53-5典型信号完整性现象1：逻辑问题电平没有达到逻辑电平门限负载过重负载过重传输线过长电平不匹配驱动速度慢9典型信号完整性现象2：过冲问题上冲/下冲高速、大电流驱动阻抗未匹配电感量过大10slide#63-6典型信号完整性现象3：串行信号眼图问题原因很多：阻抗不连续，损耗…阻抗不连续，损耗11眼图概念12slide#73-7串行数据的软件时钟恢复方式13抖动概念8定义:“信号的某特定时刻相对于其理想时间位置上的短期偏离为抖动”8参考:BellCommunicationsResearch,Inc(Bellcore),“SynchrouousOpticalNetwork(SONET)TransportSystems:CommonGenericCriteria,TR-253-CORE”,Issue2,RevNo.1,December199714slide#83-8发送机接收机参考时钟抖动的成因发送机接收机•互连损耗(ISI)•阻抗不匹配(ISI)•串扰(PJ)15•热噪声(RJ)•占空比失真(DCD)•电源噪声(RJ,PJ)•芯片内部耦合(PJ,ISI)•匹配错误(ISI)什么时候需要考虑信号完整性？小问题：200KHZ的信号是否为高速信号？高速电路有两个方面的含义：一是频率高，通常认为如果数字逻辑电路设计的频率达到或者超过20MHz~33MHz，而且工作在这个频率的电路已经占整个电子系统一定的份量（例如三分之一），则称为高速电路设计。另外一个含义是指数字信号的上升与下降（或称信号的跳变）非常之快16，当信号的上升时间小于6倍（有说4倍）信号传输延时（电长度）时即认为信号是高速信号，而与信号的频率无关。slide#93-9互连线表现为传输线时考虑信号完整性PCB的走线、电缆等互连线如果有传输线效应的时候，这时我们需要考虑信号完整性。当一段连线的信号传输延时相对信号上升时间有如下关系时，此时这段连线就为传输线：trisetpropdelay17trisetpropdelay•6安捷伦信号完整性测试分析全套解决方案18slide#103-10信号完整性仿真分析DieDriver信号完整性仿真要求仿真器•Frequency-domain•Time-domain•NumericDomain•3-DPlanarElectromagnetic3DElttiPatternGeneratorPre-emphasis/DriverEncoderChannelAdaptationPackageCardDieReceiver•3-DElectromagnetic模型•Optimizedequivalentcircuitmodels•Analytictransmissionlinemodels•Staticfield-solverbasedmodels•EMsimulationmodels•MeasurementbasedModels•MtlbVilAPhysicalChannel20CardPackage•Matlab,Verilog_A结果测量•TDRandTDT•2-portand4-portVNA•EyeDiagram•AdvancedJitterDecoderReceiverEqualizerSignalRecoveryslide#113-11建模——传输线Accountforimpedance,delay,conductorloss,dielectricloss,andcouplingMultilayerInterconnectModelsuseabuilt-infield-solver,andhavebothlayoutandschematicrepresentationsMomentumEMsimulatorforarbitraryplanarstructures.HaslayoutandschematicrepresentationsAnalyticmodelsarefast,andhavealayoutandschematicrepresentation21建模——过孔Viamodelingcomplexitycanbevaried•LumpedViareducesnumberofunknowns•2DViamodelverticalcurrent2DViamodelverticalcurrent•3DViamodelverticalandhorizontalcurrents•AdvancedSlotViamodeling22slide#123-12频域通道仿真•S-ParameterMeasurements•Z-ParametersMeasurements•Y-ParameterMeasurements•GroupDelay23MonteCarloSimulationDielectricConstantvariation(10%)HighFrequencyResponseDegradationRise/FallPerformanceisEffectedTDR/TDT仿真24slide#133-13I/O驱动+互连仿真25ForillustrationpurposeweusedVirtex-IIProI/OsimulationinthisexamplePCB布线仿真AllegroPCBDesignEnvironmentADSdesignandsimulationenvironment26slide#143-142D/3D电磁场仿真isolatedtraceport1port2harmonicsignal0.4GHzoutput27S(1,1)isolatedtraceS(1,2)isolatedtrace仿真结果查看——眼图和模板28slide#153-15仿真结果查看——高级抖动10001200150JitterAnalysisusingAgilent’sEZJit+PatentedTechnologyAccuratelyPredictBER&ExtractJitterComponents-6-4-20246-882004006008000Time,psecTJHist-6-4-20246-88501000Time,psecRJPJHist081.0DDJCompositeHistogram10001200CompositeHistogram1E-211E-111E-11E-313E-1BTDataBTMdlAccuratelyPredictBER&Bathtub29-400-2000200400-6006000.20.40.60.80.0Time,fsecDDJHistDDJFHistDDJRHist-6-4-20246-882004006008000Time,psecTJHistRJPJHistDDJHist0.20.40.60.80.01.0UI数字信号测试分析30slide#163-16抖动概念8定义:“信号的某特定时刻相对于其理想时间位置上的短期偏离为抖动”8参考:BellCommunicationsResearch,Inc(Bellcore),“SynchrouousOpticalNetwork(SONET)TransportSystems:CommonGenericCriteria,TR-253-CORE”,Issue2,RevNo.1,December199731抖动的组成结构TotalJitter(Tj)总体抖动8RandomJitter(Rj)随机抖动8DeterministicJitter(Dj)确定性抖动0PeriodicJitter(Pj)周期性抖动0DutyCycleDistortion(DCD)占空比失真0Data-DependentJitter(DDJ)数据相关抖动0Inter-SymbolInterference(ISI)码间干扰0Inter-SymbolInterference(ISI)码间干扰TotalJitter(TJ)DeterministicJitter(DJ)RandomJitter(RJ)SeparateJitterintoconstituentcomponentsData-CorrelatedData-Uncorrelated32PeriodicJitter(PJ)DataDependentJitter(DDJ)Inter-symbolInterference(ISI)DutyCycleDistortion(DCD)SubRateJitter(SRJ)UncorrelatedPJslide#173-17发送机接收机参考时钟抖动的成因发送机接收机•互连损耗(ISI)•阻抗不匹配(ISI)•串扰(PJ)33•热噪声(RJ)•占空比失真(DCD)•电源噪声(RJ,PJ)•芯片内部耦合(PJ,ISI)•匹配错误(ISI)86100C一键式抖动测试和分析34slide#183-18EZJIT+：基本抖动分析S