您好,欢迎访问三七文档
当前位置:首页 > 商业/管理/HR > 项目/工程管理 > LatticeECP3-SERDES_PCS-使用指南
版权所有©所有莱迪思的商标、注册商标、图案和标识符均在网站上列出。所有其它品牌或产品名称均为其所有者的商标或注册商标。此处的参数规格和信息可能会更改,恕不另行通知。中文翻译文档仅为您提供方便。莱迪思将尽力为您提供准确的中文翻译文档,但鉴于翻译的难度,译文可能会与英文文档存在一些微小差别,其准确性也难以保证。请参考英文源文件,获取昀新、昀准确的信息。所有的翻译文档中的信息均以英文源文件为准。概述LatticeECP3™FPGA系列结合了高性能FPGA结构、高性能I/O和多达16个通道带有相应的物理编码子层(PhysicalCodingSublayer,PCS)逻辑的嵌入式SERDES。PCS逻辑可配置用于支持很多业界标准的、高速串行数据传输协议。PCS逻辑的每个通道包含专用的发送和接收SERDES,可用于高达3.2Gbps的高速、全双工串行数据传输。每个通道的PCS逻辑可通过配置来支持一系列常用的数据协议,包括GbE、XAUI、SONET/SDH、PCIExpress、SRIO、CPRI、OBSAI、SD-SDI、HD-SDI和3G-SDI。此外,基于协议的逻辑可以在许多配置中被完全或部分绕过,从而使用户在设计自己的高速数据接口时拥有更大的灵活性。PCS还提供旁路模式(bypassmode),允许使用8位或10位接口将SERDES直接连接到FPGA逻辑。每个SERDES引脚还可以独立实施直流耦合并且允许在同一个SERDES引脚上同时支持高速和低速工作,适用于如串行数字视频等应用。特性•多达16个通道的高速SERDES–150Mbps至3.2Gbps用于通用8b10b,10位SERDES和8位SERDES模式。参见表8-1。–所有其他的协议,230Mbps至3.2Gbps/通道–3.2Gbps工作时,功耗低至110mW/通道–适用于小尺寸背板工作的接收均衡和发送预加重–支持PCIExpress、千兆以太网(1GbE和SGMII)、XAUI以及多种其他标准–支持用户定义的通用8b10b模式–适用于低速输入(视频应用)的带外(Out-of-band,OOB)信号接口•多种时钟速率支持–每个PCSquad独立的参考时钟,便于在一个器件内处理多种协议速率•全功能嵌入式物理编码子层(PCS)逻辑,支持业界标准协议–每个器件支持多达16个通道的全双工数据传输–单芯片支持多种协议–支持通用的基于8b10b的数据包协议–SERDESonly模式允许8位或10位接口直接连接到FPGA逻辑•兼容多种协议的时钟容限补偿(ClockToleranceCompensation,CTC)逻辑–对参考时钟和接收数据速率之间的频率差异进行补偿–允许用户定义的1、2或4字节长度的跳跃模式•集成了回环模式(Loopbackmode),用于系统调试–用于系统调试的三种回环模式LatticeECP2M™所没有的SERDES/PCS的新特性•在一个SERDESquad中支持多种协议/标准。这些标准需支持如表8-1中所列标准的全速或半速标称频率。配置灵活性不应成为支持不同混合的协议和标准的障碍。多协议组中支持PCIExpress、千兆以太网、SGMII和串行RapidIO模式。•支持兼容XAUI的功能并将SERDES的昀高性能扩展至3.2Gbps。LatticeECP3SERDES/PCS使用指南2LatticeECP3SERDES/PCS莱迪思半导体使用指南•支持SONET/SDHOC-3/STM-1、OC-12/STM-4和OC-48/STM-16速率。•增加了对于SD-SDI、HD-SDI和3G-SDI的每个RX和TXDIV11的支持。多速SDI支持。本技术说明的使用莱迪思的ispLEVER设计工具支持所有的PCS模式。大多数模式都是专为特定行业的标准数据协议应用而设计。其他模式则适用于更通用的目的,让设计人员能对他们自己的应用设置进行定义。ispLEVER设计工具允许用户在自己的设计中为每个quad定义工作模式。本技术说明介绍的SERDES和PCS的所有模式都得到ispLEVER软件的支持。如果您正在使用LatticeDiamond™设计软件,请参见附录D。本文档提供了嵌入式SERDES和相关PCS逻辑的所有功能的全部说明。LatticeECP3系列数据手册提供了嵌入式SERDES的电气特性和时序特性。本文档PCS章节提供了PCS逻辑的工作情况。附录给出了可通过SCI总线访问的有关SERDES和PCS逻辑的所有状态和控制寄存器列表。LatticeECP3系列数据手册的引脚布局信息章节给出了封装的引脚布局信息。支持的标准表8-1中列出了支持的标准。表8-1.SERDES支持的标准标准数据速率(Mbps)系统参考时钟(MHz)FPGA时钟(MHz)通用/链接宽度的数量编码类型PCIExpress1.12500100250x1,x2,x48b10b千兆以太网,SGMII1250125125x18b10b2500125250x18b10b3125156.25156.25x18b10bXAUI3125156.25156.25x48b10b串行RapidIOTypeI,串行RapidIOTypeII,串行RapidIOTypeIII1250,2500,3125125,125,156.25125,250,156.25x1,x48b10bOBSAI-1,OBSAI-2,OBSAI-3,OBSAI-4768,1536,2304,307276.8,76.8,153.6,115.2,153.676.8,153.6,230.4,153.6x18b10bCPRI-1,CPRI-2,CPRI-3,CPRI-4614.4,1228.8,2457.6,3072.061.44,61.44,122.88,122.88,153.661.44,122.88,122.88153.6x18b10bSD-SDI(259M,344M)1431,1771,270,360,54014.31,17.71,27,36,54143,177,27,36,54x1NRZI/扰码HD-SDI(292M)1483.5,148574.175,148.35,74.25,148.5074.175,148.35,74.25,148.5x1NRZI/扰码3G-SDI(424M)2967,2970148.35,148.5148.35,148.5x1NRZI/扰码SONETSTS-32SONETSTS-122SONETSTS-482155.52622.08248815.55262.208248.815.55262.208248.8x1N/A10位SERDES150-312515-312.515-312.5x1,x2,x3,x4N/A3LatticeECP3SERDES/PCS莱迪思半导体使用指南架构概述quad中的SERDES/PCS模块包含逻辑用于4个独立的全双工数据通道。图8-1展示了LatticeECP3-150FPGA中SERDES/PCSquad的布局(其他器件有较少的quad)。图8-1.LatticeECP3-150框图表8-2展示了LatticeECP3系列中每款器件可用的SERDES/PCSquad数量。8位SERDES150-312515-312.515-312.5x1,x2,x3,x4N/A通用8b10b150-312515-312.515-312.5x1,x2,x3,x48b10b1.对于较低速率而言,可以绕过SERDES,将信号可直接传入FPGA内核。2.8位SERDES模式支持SONET协议。请参考本文档的SONET章节,了解更多详细信息。表8-1.SERDES支持的标准(续)标准数据速率(Mbps)系统参考时钟(MHz)FPGA时钟(MHz)通用/链接宽度的数量编码类型QUADRANTTLQUADRANTTRQUADRANTBRQUADRANTBLPrimaryClocksCLKDIVCLKDIVECLK1ECLK2ECLK2ECLK1ECLK1ECLK2PLLDLLPLLPLLPLLPLLPLLDLLPLLPLLPLLPLLSERDES/PCSQuadDCH0CH3CH2CH1AUXSERDES/PCSQuadBCH0CH3CH2CH1AUXSERDES/PCSQuadACH0CH3CH2CH1AUXSERDES/PCSQuadCCH0CH3CH2CH1AUXsysIOBank0sysIOBank1sysIOBank2ConfigurationLogicJTAGsysIOBank3sysIOBank7sysIOBank64LatticeECP3SERDES/PCS莱迪思半导体使用指南表8-2.每款LatticeECP3器件的SERDES/PCSQuad数量每个quad可通过编程使用几种基于协议的模式中的一种。每个quad需要自己的参考时钟,可通过封装引脚连接到外部时钟源或连接到FPGA内部逻辑的时钟源。每个quad可根据所选的支持标称频率的协议进行编程,并可选用每个通道的全速或半速选项。例如,可以在同一个quad中使用PCIExpressx1@2.5Gbps和千兆以太网通道,在千兆以太网通道中使用半速选项。如果一个quad与非PCIExpress通道共享一个PCIExpressx1通道,请确保这个quad的参考时钟兼容这个quad内的所有协议。例如:PCIExpress扩频参考时钟与大多数千兆以太网应用不兼容。因为每个quad都有自己的参考时钟,在同一块芯片上不同的quad可支持不同标准。这一特性使得LatticeECP3系列器件成为桥接不同标准的理想器件。PCSquad并不仅限用于业界标准协议。每个quad(以及一个quad内的每个通道)可编程用于许多用户定义的数据操作模式。例如,字对齐和时钟容限补偿可通过编程用于用户自定义操作。PCSQuad和通道器件上的每个quad支持多达4个全双工数据通道。根据不同应用,可以使用一个quad内的一至四个通道。在一个给定的quad中,用户可以为每个通道分别设置许多选项。图8-1展示了带有四个PCSquad的器件示例,包含了总共16个PCS通道。每个通道的SERDES/PCS和FPGA接口端口所有PCSquad,无论所选的模式,都在封装引脚上有相同的外部高速串行接口。然而,每个PCS模式都有其唯一与FPGA逻辑作接口的输入/输出端口列表,这些端口是与quad所选协议相适应的。本文档提供了每个模式下该quad的输入/输出信号的详细说明。图8-2展示了一个简化的SERDES/PCSquad。封装ECP3-17ECP3-35ECP3-70ECP3-95ECP3-150256ftBGA11———484ftBGA1111672ftBGA—12221156ftBGA——3345LatticeECP3SERDES/PCS莱迪思半导体使用指南图8-2.SERDES/PCSQuad框图详细的通道框图图8-3是LatticeECP3SERDES/PCS的单通道主要功能的详细框图说明。该图展示了对FPGA中的用户逻辑来说可视的所有主要模块和主要控制和状态信号。该图还展示了通道中的主要子模块——SERDES、SERDES桥、PCS内核以及FPGA桥。PCSChannel3RX+TXSERDESChannel3RX+TXPCSChannel2RX+TXSERDESChannel2RX+TXPCSChannel1RX+TXSERDESChannel1RX+TXPCSChannel0RX+TXSERDESChannel0RX+TXSERDES/PCSQuadFPGACoreAUXCHANNELQUADCONTROL6LatticeECP3SERDES/PCS莱迪思半导体使用指南
本文标题:LatticeECP3-SERDES_PCS-使用指南
链接地址:https://www.777doc.com/doc-4354422 .html