2位二进制数据比较器实验报告

2位二进制数据比较器实验报告一实验目的1.熟悉QuartusII软件的基本操作2.学习使用VerilogHDL进行设计输入3.逐步掌握软件输入、编译、仿真的过程二实验说明2位二进制数据比较器真值表输入信号输出信号A1A0B1B0EQLGSM0000100000100100100010011001010001001011000110001011100110000101001010101010010110011100010110101011100101111100逻辑表达式：EQ=A0̅̅̅̅∙A1̅̅̅̅∙B0̅̅̅̅∙B1̅̅̅̅+A0∙A1̅̅̅̅∙B0∙B1̅̅̅̅+A0̅̅̅̅∙A1∙B0̅̅̅̅∙B1+A0∙A1∙B0∙B1LG=A0∙B0̅̅̅̅∙B1̅̅̅̅+A0∙A1∙B0̅̅̅̅+A1∙B1̅̅̅̅SM=A0̅̅̅̅∙B0∙B1+AO̅̅̅̅∙A1̅̅̅̅∙BO+A1̅̅̅̅∙B1三实验要求1、完成2位二进制数据比较器的VerilogHDL程序代码输入并进行仿真2、采用结构描述方式和数据流描述方式3、完成对设计电路的仿真验证A1A0EQB1comp_2LGB0SM本次实验是要设计一个2位的二进制数据比较器。该电路应有两个数据输入端口A、B，每个端口的数据宽度为2，分别设为A0、A1和B0、B1、A0、B0为数据低位，、B1为数据高位。电路的输出端口分别为EQ（A=B的输出信号）、LG（AB时的输出信号）和SM（AB的输出信号）。四、实验过程1程序代码(1)moduleyangying(A,B,EQ,LG,SM);input[1:0]A,B;outputEQ,LG,SM;assignEQ=(A==B)?1'b1:1'b0;assignLG=(AB)?1'b1:1'b0;assignSM=(AB)?1'b1:1'b0;endmodule(2)moduleyangying(A,B,EQ,LG,SM);input[1:0]A,B;outputEQ,LG,SM;regEQ,LG,SM;always@(AorB)beginif(A==B)beginEQ=1'b1;LG=1'b1;SM=1'b1;endelseif(AB)beginEQ=1'b1;LG=1'b0;SM=1'b0;endelsebeginEQ=1'b0;LG=1'b0;SM=1'b1;endendendmodule2仿真结果五、实验体会通过2位二进制数据比较器的设计，使我们更加熟悉Quartus软件进行数字系统设计的步骤，以及运用VerilogHDL进行设计输入，并掌握2位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。