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1例题:1.确定下列序列的共扼对称、共扼反对称或周期共扼对称、周期共扼反对称部分:(a)}27,3,65,34,52{]}[{jjjjjnh解:(a)}52,34,65,3,27{]}[{*jjjjjnh}5.15.4,25.3,5,25.3,5.15.4{])[][(*5.0][*jjjjnhnhnHcs}5.35.2,5.0,,5.0,5.35.2{])[][(*5.0][*jjjjjnhnhnHca2.下式给出系统的输入与输出关系,判断它是线性的还是非线性的,移位不变还是移位变化的,稳定还是不稳定的,因果的还是非因果的。][][][nxnxny解:(a)令:对应输入x1[n]的输出为y1[n],对应输入x2[n]的输出为y2[n],对应输入x[n]=x1[n]+x2[n]的输出为y[n],则有][][][111nxnxny][][][222nxnxny])[][(])[][(][][][2121nxnxnxnxnxnxny][][])[][(])[][(212211nynynxnxnxnx所以此系统为线性系统。解:设对应x[n]的输出为y[n],对应输入x1[n]=x[n-n0]的输出为y1[n],则][][][][][00111nnxnnxnxnxnynnnnxnxny代替用0][][][][][)]([][][00000nnxnnxnnxnnxnny][][10nynny此系统为移位变化系统。(c)假设Bnx][,则有Bnxnxnxnxny2][][][][][所以此系统为BIBO稳定系统。2(d)]1[]1[]1[xxy,此系统为非因果系统。3.已知x[n](10Nn)为长度为N(N为偶数)的序列,其DFT变换为X[k](1)用X[k]表示序列]3[][Nnxnv的DFT变换(2)如果nnx][(10Nn),求其N点DFT。解:(1)][][][/63kXekXWkVNkjkN(2)NknjknNkNNkNNnnkNNnnkNnNnnkNe][][4.确定下列数字滤波器结构的传输函数)()()(zXzYzH解:)()())()((][121211zVzVzkzVzzVkzkzX则)()(11)(211212zXzkzkkkzV又)()()()(121121zYzVzzzVkz则有)(])[(][211122zVzzkzY}{)(1)(211212211122zXzkzkkkzzkZ-1Z-1X(z)-k1a1a2Y(z)k2-k2V[z]35.一个线性移不变系统的系统函数为1*11)(azazzH,这里1a(a)求实现这个系统的差分方程(b)证明这个系统是一个全通系统(即频率响应的幅值为常数的系统)(c)H(z)和一个系统G(z)级联,以使整个系统函数为1,如果G(z)是一个稳定系统,求单位采样响应g(n)。解:(a)1*11)()()(azazzXzYzH))(()1)((*11azzXazzY对方程的两边进行反z变换:][]1[]1[][*nxanxnayny(b)频率响应为:jjjaeaeeH1)(*所以幅值的平方为:1)Re(21)Re(2111)()()(*2*2***2jjjjjjjjjeaaeaaeaaeaeaeeHeHeH所以系统为一个全通滤波器©1*1**11)(1111)(zaazaazazzG此系统在*/1az处有一极点,在az/1处有一零点。因为1a,极点在单位圆外。所以,如果g[n]是稳定的,收敛域一定为az/1。因而g[n]是左边序列。][)(]1[)(][)1(*1*nuaanuangnn6.选择题:I、用窗函数法设计FIR低通滤波器,当窗函数类型确定后,取它的长度越长,滤波器的过渡带宽度越()(a)窄(b)宽(c)不变(d)无法确定II、差分方程为y[n]=-0.7y[n-1]+x[n]的滤波器,其单位脉冲响应为()4(a)h[n]=δ[n]-0.7δ[n-1]+0.49δ[n-2](b)h[n]=δ[n]-0.7δ[n-1](c)h[n]=(-0.7)nu[n](d)以上都不是7.填空题:I、在实现相同设计目标的情况下,窗函数FIR滤波器一般比等波纹FIR滤波器所需要的项数要(),FIR滤波器的阶数比切比雪夫I型数字滤波器的阶数要()。II、对模拟信号)1000cos()(ttx进行采样,每个周期取9个采样点,得到数字信号x[n],此时的采样频率为()Hz,数字频率为()弧度/秒;数字周期为:()。922,95004500245005009;500,50012,1000DDAssADsssAAATFfTTTfHzHzfHzFsT=数字:;采样:模拟:5libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;entitysender1isport(clk,send:instd_logic;input:instd_logic_vector(7downto0);x,finish:outstd_logic);endsender1;architecturebehavofsender1issignalr:std_logic_vector(7downto0);signalcnt:integerrange0to9;typestateis(s0,s1,s2,s3);signalpresent_state:state;beginprocess(clk)beginifclk'eventandclk='1'thencasepresent_stateiswhens0=cnt=0;x='1';finish='0';r=(others='0');ifsend='0'thenpresent_state=s0;elser=input;present_state=s1;endif;whens1=x='0';present_state=s2;whens2=x=r(0);cnt=cnt+1;ifcnt=7thenfinish='1';present_state=s3;elser=r(0)&r(7downto1);present_state=s2;endif;whens3=x=not(r(7)xorr(6)xorr(5)xorr(4)xorr(3)xorr(2)xorr(1)xorr(0));6present_state=s0;endcase;endif;endprocesscom;endbehav;
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