7-时序逻辑电路设计

超大规模集成电路基础2011第7章时序逻辑电路设计许晓琳([e-mail])合肥工业大学电子科学与应用物理学院合肥工业大学应用物理系时序逻辑电路设计.2本章重点•寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的实现技术•静态与动态实现的比较•时钟策略的选择合肥工业大学应用物理系时序逻辑电路设计.3•时序逻辑电路–输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有记忆功能7.1引言COMBINATIONALLOGICRegistersOutputsNextstateCLKQDCurrentStateInputs图7.1利用正沿触发寄存器的有效状态机的方框图合肥工业大学应用物理系时序逻辑电路设计.47.1.1时序电路的时间参数tCLKtDtsutholdtQDATASTABLEDATASTABLERegisterCLKDQtc-q•时序电路的时钟参数–建立时间：在时钟翻转之前数据输入必须有效的时间–保持时间：在时钟边沿之后数据输入必须仍然有效的时间–传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间合肥工业大学应用物理系时序逻辑电路设计.5•推导系统级的时序约束条件：–最小时钟周期TTtc-q+tplogic+tsu•时序电路工作的时钟周期T必须能容纳电路中任何一级的最长延时–对寄存器维持时间的要求tcdregister+tcdlogicthold•这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变COMBINATIONALLOGICRegistersOutputsNextstateCLKQDCurrentStateInputs合肥工业大学应用物理系时序逻辑电路设计.67.1.2存储单元的分类•前台存储器和后台存储器–嵌入在逻辑中的存储器/大量的集中存储内核•静态存储器和动态存储器–正反馈或再生原理/在与MOS器件相关的寄生电容上暂时存储电荷–用于寄存器在较长时间内不被更新时/用于要求较高性能水平和采用周期时钟控制的数据通路电路中•锁存器和寄存器–电平敏感/边沿触发CLKCLKDDQQ合肥工业大学应用物理系时序逻辑电路设计.7•不同类型存储元件的定义–一个边沿触发的存储元件称为寄存器–锁存器是一个电平敏感的器件–由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)存储单元的分类合肥工业大学应用物理系时序逻辑电路设计.87.2静态锁存器和寄存器•双稳态原理•多路开关型锁存器•主从边沿触发寄存器•低电压静态锁存器•静态SR触发器－－用强信号直接写数据合肥工业大学应用物理系时序逻辑电路设计.97.2.1双稳态原理Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1•交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定状态，每一个对应一个逻辑状态)。当翻转区中反相器的增益大于1时，只有A和B是稳定的工作点，而C是一个亚稳态工作点。A.两个串联的反相器B.反相器的VTC合肥工业大学应用物理系时序逻辑电路设计.10•亚稳态的概念•改变电路状态的方法：–切断反馈环路(见7.2.2多路开关型锁存器)–触发强度超过反馈环(实现静态后台存储器的主要方法)双稳态原理Vi1=Vo2δδVi1=Vo2Vi2=Vo1Vi2=Vo1合肥工业大学应用物理系时序逻辑电路设计.117.2.2多路开关型锁存器•负锁存器–当CLK=0时采样•正锁存器–当CLK=1时采样CLK10DQ0CLK1DQInCLKQCLKQInCLKQCLKQ合肥工业大学应用物理系时序逻辑电路设计.12CLKCLKCLKDQ•用传输门构成正锁存器的晶体管级实现(图7.7)–效率不高(它对于CLK信号有4个晶体管的负载)多路开关型锁存器合肥工业大学应用物理系时序逻辑电路设计.13(a)电路图(b)不重叠时钟CLKCLKCLKCLKQMQM•仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8)–时钟负载减少；但对噪声容限和开关性能都会有影响多路开关型锁存器合肥工业大学应用物理系时序逻辑电路设计.147.2.3主从边沿触发寄存器•思考：负沿触发寄存器的实现图7.9基于主从结构的正沿触发寄存器CLK=0采样保持CLK=01保持采样合肥工业大学应用物理系时序逻辑电路设计.15图7.10利用多路开关构成的主从型正沿触发寄存器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlaveclkclk主级采样从级保持主级保持从级采样电路中包含反相器I1和I4的好处是什么？主从边沿触发寄存器合肥工业大学应用物理系时序逻辑电路设计.16多路开关型主从寄存器的时序特性•建立时间：输入数据D在时钟上升沿之前必须有效的时间–3tpd_inv+tpd_tx•传播延时：QM值传播到输出Q所需要的时间–tc-q=tpd_inv+tpd_tx•保持时间：在时钟上升沿之后输入必须保持稳定的时间–0主从边沿触发寄存器合肥工业大学应用物理系时序逻辑电路设计.17例7.1利用SPICE进行时序分析图7.11建立时间模拟合肥工业大学应用物理系时序逻辑电路设计.18图7.12传输门寄存器的传播延时模拟主从边沿触发寄存器DQCLK－0.50.51.52.5tc-q(lh)0.511.522.50time,nsecVoltstc-q(hl)合肥工业大学应用物理系时序逻辑电路设计.19减少了时钟负载的静态主从寄存器•传输门寄存器的缺点是时钟信号的电容负载很大•以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路–T1的尺寸必须比I2更大，才能切换交叉耦合反相器的状态–为了避免反向传导，I4必须比I1弱DQT1I1CLKCLKT2CLKCLKI2I3I4主从边沿触发寄存器合肥工业大学应用物理系时序逻辑电路设计.20非理想时钟信号•时钟偏差–因为布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差•时钟偏差会造成两个时钟信号的重叠理想时钟信号非理想时钟信号CLKCLKCLKCLK合肥工业大学应用物理系时序逻辑电路设计.21•时钟重叠可以引起两种类型的错误–竞争情况：由于CLK和CLK在一个很短的时间内都为高电平，两个采样传输管都导通，因此在D和Q之间有直接通路–不确定状态：由于CLK和CLK都为高电平，那么节点A同时被D和B驱动CLKCLKAB(a)电路图XDQCLKCLKCLKCLK图7.15仅用NMOS传输管的主从寄存器(b)一对时钟重叠非理想时钟信号合肥工业大学应用物理系时序逻辑电路设计.22•解决方案：–采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长PHI2PHI1主级采样从级保持主级保持从级采样动态存储tnon_overlapPHI1PHI1AB(a)电路图XDQPHI2PHI2图7.16伪静态两相位D寄存器(b)两相不重叠时钟非理想时钟信号合肥工业大学应用物理系时序逻辑电路设计.237.2.4低电压静态锁存器•降低到低电源电压时要求使用阈值减小的器件，然而这会产生显著亚阈值漏电功耗的负面影响•为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件图7.18采用多阈值CMOS解决漏电问题合肥工业大学应用物理系时序逻辑电路设计.247.2.5静态SR触发器——用强信号直接写数据•采用NOR门的SR触发器•采用NAND门的SR触发器(a)电路图(b)逻辑符号(c)真值表ForbiddenStateSSRQQQQRSQQ00Q101001010110RQSQRQ合肥工业大学应用物理系时序逻辑电路设计.25时钟控制SR锁存器–包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发器从一种状态转变到另一种状态，并实现同步图7.21有比CMOSSR锁存器1100onoffoffonoffon01onoffoffonononoffoffM1SRclkclkQM2M3M4M5M6M7M80101Q静态SR触发器合肥工业大学应用物理系时序逻辑电路设计.26例7.2时钟控制SR锁存器的晶体管尺寸4.03.53.0W/L5and62.52.00.00.51.01.52.0Q(Volts)time(ns)00.20.40.60.811.21.41.61.82012W=1m3VoltsQSW=0.9mW=0.8mW=0.7mW=0.6mW=0.5mA.DC输出电压和下拉器件尺寸M5-6的关系B.瞬态响应表明M5和M6各自的W/L比应大于3以切换SR触发器合肥工业大学应用物理系时序逻辑电路设计.277.3动态锁存器和寄存器•静态电路–只要电源电压加在该电路上，它所保存的值就一直有效–缺点是它比较复杂•动态电路–将电荷暂时存储在寄生电容上–为了保证信号的完整性，需要周期性地刷新该值DCLKCLKQCLKCLKCLKDQ合肥工业大学应用物理系时序逻辑电路设计.287.3.1动态传输门边沿触发寄存器T1T2I1I2QQMDC1C2clkclkclkclkclkclk主级采样从级保持主级保持从级采样主级从级tsu=thold=tc-q=tpd_tx02tpd_inv+tpd_tx合肥工业大学应用物理系时序逻辑电路设计.29重叠时钟的影响T1T2I1I2QQMDC1C2clkclkclkclkclkclk0-0重叠竞争的限制条件toverlap0-0tT1+tI1+tT21-1重叠竞争的限制条件toverlap1-1thold动态传输门边沿触发寄存器合肥工业大学应用物理系时序逻辑电路设计.30动态传输门边沿触发寄存器伪静态的动态锁存器•在稳定性方面的考虑限制了动态FF电路的应用–一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪声而破坏状态–漏电电流–内部动态节点并不跟踪电源电压的变化，其结果是降低了噪声容限•一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态Dclkclk合肥工业大学应用物理系时序逻辑电路设计.317.3.2C2MOS：一种对时钟偏差不敏感的方法clkclkclkclkQMC1C2QDM1M3M4M2M6M8M7M5MasterSlaveclkclk主级采样从级保持主级保持从级采样ononoffoffononoffoff合肥工业大学应用物理系时序逻辑电路设计.32C2MOS触发器0-0覆盖的情况•只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制的这一C2MOS寄存器对时钟的重叠是不敏感的00QMC1C2QDM1M4M2M6M8M5clkclkclkclk合肥工业大学应用物理系时序逻辑电路设计.33C2MOS触发器1-1覆盖的情况11QMC1C2QDM1M2M6M5clkclkM3M7clkclk1-1重叠约束：toverlap1-1thold合肥工业大学应用物理系时序逻辑电路设计.34C2MOS的瞬态特性-0.500.511.522.5302468X(3)Q(3)Q(0.1)Time(nsec)clk(0.1)clk(3)X(0.1)图7.28时钟上升/下降时间为0.1ns和3ns时C2MOSFF的瞬态响应，假设In=1合肥工业大学应用物理系时序逻辑电路设计.35双边沿寄存器•它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一–CLK=1：上面的主级采样，从级保持下面的主级保持，从级采样–CLK=0：上面的主级保持，从级采样下面的主级采样，从级保持•优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数据处理量，节省了时钟分布网络中的功耗合肥工业大学应用物理系时序逻辑电路设计.367.3.3真单相钟控寄存器(TSPCR)clkclkInQ正锁存器负锁存器clkclkInQ当clk=1时，保持模式当clk=0时，采样模式当clk=1时，采样模式当clk=0时，保持模式合肥工业大学应用物理系时序逻辑电路设计.37例7.3锁存器嵌入逻辑对电路性能的影响clkclkInQPUNPDNclkclkAQBB