10电-《FPGA》实验课说明

FPGA实验课通知实验时间：14、15周周三1-2节：1班；3-4节：2班15、16周周四1-2节：2班；3-4节：1班17、18周周二1-2节：1班；3-4节：2班17、18周周四1-2节：2班；3-4节：1班实验教室：B0415两人一组，自由组合，固定机位按时到课，认真完成FPGA实验课要求1.按照实验指导书及课件，预习实验；2.完成预习报告：①实验目的②实验仪器③实验内容3.每次实验前，出示预习实验报告；若未完成，则取消本次实验成绩。两次未完成者，期末平时成绩为0分。实验报告说明1.实验仪器：①软件：QuartusⅡ②硬件：计算机、EDA实验挂箱、导线若干2.实验内容：①实验步骤：步骤详细描述②实验程序：完整的程序【可打印】3.结果讨论：①功能验证：记录硬件测试结果。②仿真波形：可打印，需显示具有代表性的波形③给出实验结论：验证功能与仿真波形是否一致。具体实验内容实验一带进位输入的4位加法器一、实验目的1.掌握组合逻辑电路的EDA设计方法。2.掌握原理图和VHDL文本混合输入设计法。3.掌握EDA层次化设计方法。二、实验原理四位全加器可以由4个一位全加器构成，加法器间的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。f_add(0)f_add(1)f_add(2)f_add(3)sum(0)a(0)sum(3)sum(2)sum(1)a(3)a(2)a(1)b(0)b(3)b(2)b(1)cincoutcincincincoutcoutcout三、实验步骤1.选择芯片CycloneEP1C12Q240C8。2.分别建立半加器和全加器的工程，并进行编译。3.建立4位加法器工程，添加半加器和全加器的设计文件，利用原理图输入法设计顶层电路。4.编译，时序仿真。5.管脚分配，再次编译。6.实验连线，编程下载，观察并记录结果。实验二七段码计数器实验一、实验目的1.掌握简单时序逻辑电路的EDA设计方法。2.掌握计数器同步触发和异步复位的VHDL描述方法。3.掌握七段数码管译码显示的VHDL描述方法。二、实验原理1.计数器是一种重要的时序逻辑电路，将其与七段数码管相连，不仅可以实现计数显示，还可方便实现定时控制及数字运算等。2.十进制计数器具有异步复位信号RST、同步计数使能信号EN和数据加载信号LOAD。计数范围为0~9，且输出为BCD码。3.七段码数码管译码器将计数器输出的BCD码转换为共阴极数码管的七段码码值。三、实验步骤1.选择芯片CycloneEP1C12Q240C8。2.分别建立十进制计数器和七段译码器的工程和VHDL文件，编译，并生成符号文件。3.建立译码计数器的工程，添加十进制计数器和七段译码器的设计文件，利用原理图输入法设计顶层电路。4.编译，时序仿真。5.管脚分配，再次编译。6.实验连线，编程下载，观察并记录结果。实验三密码锁实验一、实验目的1.掌握键盘各接口的结构和按键的功能。2.掌握键盘各接口的编程方法和密码锁的编程方法。3.掌握数码管动态扫描显示的VHDL实现。二、实验原理密码锁电路由键盘控制、密码设置和数码管显示三个功能组成：1.键盘控制：主要完成向系统输入数据，传送命令等功能。2.密码设置：实现密码锁功能的核心模块，其主要作用是设置密码。3.数码管显示：用于显示密码设置值和显示输入密码值。三、实验步骤1.选择芯片CycloneEP1C12Q240C8。2.建立七段译码器的工程和VHDL文件，编译。3.建立密码锁的工程和VHDL文件，编译，时序仿真。4.管脚分配，再次编译。5.实验连线，编程下载，观察并记录结果。实验四数字钟实验一、实验目的1.掌握复杂系统的EDA设计方法。2.学习多层次、多模块数字系统设计。3.了解数字钟的工作原理，利用VHDL语言实现数字钟。二、实验原理密码锁电路主要由四个部分组成：1.时钟计数器具有清零、调分、调时功能。在接近整数时间能提供报时信号；在接近整数时间能提供报时信号。时钟计数部分主要模块为：①秒（SECOND）：60进制BCD码计数。②分（MINUTE）：60进制BCD码计数。③时（HOUR）：24进制BCD码计数。2.具有驱动8位七段共阴极扫描数码管的片选驱动信号和七段字形译码器输出。3.蜂鸣器整点报时和发光二极管按人性设置花样显示模块。4.控制模块。三、实验步骤1.选择芯片CycloneEP1C12Q240C8。2.分别建立各模块的工程和VHDL文件，编译，并生成符号文件。3.建立数字钟的工程，添加各模块的设计文件，利用原理图输入法设计顶层电路。4.编译，时序仿真。5.管脚分配，再次编译。6.实验连线，编程下载，观察并记录结果。