PLL之杂散

第二章PLL之杂散第二章PLL之杂散2.1杂散的概念杂散干扰使由于器件的非线性特性，射频辐射等因素产生的。这类干扰大致可以分为两种：一种是输出频率的谐波，称之为谐波杂散干扰，另一种不是输出频率的谐波叫作非谐波杂散干扰。不管是那一种，它们都是夹杂在合成器输出信号中的干扰。其中参考杂散是最主要的杂散来源,是锁相环固有的，它产生的杂散出现在鉴相频率的整数倍上。锁相环的电荷泵泄露和不匹配都会产生参考杂散。在比较频率较低时电荷泵泄漏占主导地位（称泄漏杂散）,比较频率较高时电荷泵的失配占主导地位（称脉冲杂散）。2.2泄露杂散在比较频率较低时，泄漏影响是参考杂散的主导因素。当环路锁定时，电荷泵处于三态，电荷泵产生周期的电流脉冲，如图所示：电荷泵输出的电流脉冲当电荷泵处于三态时，它是理想的高阻。然而，会有一些寄生泄漏通过电荷泵，VCO和环路滤波器电容。在这些泄漏源中，可以用等式预测泄漏杂散：20log(/)LeakageLeakageSpurBaseLeakageSpurIKφ=++spurSG(f)（2－1）BaseLeakageSpur：基泄漏杂散，为一常数（16dBc）；Kφ为鉴相增益；LeakageI：鉴相器泄漏电流。在现代PLL电路中，泄漏电流通常小于1nA，除了在比较频率很小时，通常脉冲杂散占主要作用。电荷泵的泄漏随温度增加而增加,因此,当锁相环温度上升时,由电荷泵泄漏产生的杂散会增加。第二章PLL之杂散2.3脉冲杂散脉冲杂散主要是电荷泵失配引起的，即流入电荷泵的宿电流sinkI不等于源电流sourceI。当电荷泵打开时，杂散频率信号在固定间隔时间对应的地方出现，可以测量脉冲杂散并且它的幅度可以直接和这些频率峰的幅度相关。用失配度来反映，即：sinsin100%2()sourceksourcekIIMsII−=×+一般来说，一般的失配度为4%左右。如果不考虑失配，则有Isink×Tsink＝Isource×Tsource。这个电流就是PMOS器件送出和NMOS器件灌入的电流，并不是常值。调谐电压增加时，源电流减小，而灌电流就增大。这个影响是失配度作为调谐电压的函数变化，而且随调谐电压增加而增加。另一个理解为最佳性能出现在失配度为0％的地方。因为PMOS（源）器件打开时间比NMOS（宿）器件大开时间慢一倍，意味着Isink×Tsink＜Isource×Tsource，引起失配。从经验上看，一般失配度最佳值为+3.2％。因此，基脉冲杂散BasePulseSpur可由下式表示：315.61.28(%)3.2%BasePulseSpurMS=−+×−（2－2）而脉冲杂散大小可由下式表示：40log(/1)PulseSpurBasePulseSpurFspurHz=++spurSG(f)（2－3）2.4举例说明ADF4002的鉴相泄漏电流为1nA，充电电流为5mA，充电泵失配度为，鉴相频率为25MHz，根据式（2—1）、(2—2)和（2—3）得：(%)2%MS=20log(/)LeakageSpurBaseLeakageSpurLeakageKφ=++spurSG(f)16.020log(1/5)nAmA=++spurSG(f)118=−+spurSG(f)（2－4）315.61.28(%)3.2%314.1BasePulseSpurMSdBc=−+×−=−（2－5）40log(/1)PulseSpurBasePulseSpurFspurHz=++spurSG(f)314.140log(/1)dBcFcompHz=−++spurSG(f)18.2=−+spurSG(f)（2－6）第二章PLL之杂散18.2SpurPulseSpur≈=−+spurSG(f)（2－7）由于鉴相频率为25MHz，即25MHz=spurf，频率较高，鉴相杂散主要由脉冲杂散决定，这样，只要环路滤波器在25MHz处抑制度大于41.8dBc，即，就可以将参考杂散抑制到60dBc以下。spurSG(f)-41.8dB2.5谐波杂散一般在工程上都会提出谐波杂散抑制≤-40dBc。只要在信号输出端加上一带通滤波器来抑制谐波杂散达到工程需要就可以了。在低频领域中，这方面技术很成熟，没什么难度。但是在微波领域里，小型化腔体带通滤波器的设计一直是理论研究的热点，技术不成熟，需要很多的工程经验。2.6在实际工程中做高杂散抑制的重要注意事项1．尽量避免用或者少用混频器。2.一般说来整数频率合成采用三阶环路滤波器，在C波段相对带宽30%内就可以达到电源非相关杂散-70dBc,我的项目证明了此点。分数频率合成一般要采用四阶环路滤波器，以便很好的抑制分数杂散。关于环路滤波器的设计，我将在第三章详细介绍。3注意在混频器加金属隔离。4接地良好。杂散方面的论文，我就不推荐了。有的很多公式推倒不太实用，有我介绍的这些知识就已经可以满足工程需要。