什么是方块电阻

什么是方块电阻蒸发铝膜、导电漆膜、印制电路板铜箔膜等薄膜状导电材料，衡量它们厚度的最好方法就是测试它们的方阻。什么是方阻呢？方阻就是方块电阻，指一个正方形的薄膜导电材料边到边“之”间的电阻，如图一所示，即B边到C边的电阻值。方块电阻有一个特性，即任意大小的正方形边到边的电阻都是一样的，不管边长是1米还是0.1米，它们的方阻都是一样，这样方阻仅与导电膜的厚度等因素有关。方块电阻如何测试呢，可不可以用万用表电阻档直接测试图一所示的材料呢？不可以的，因万用表的表笔只能测试点到点之间的电阻，而这个点到点之间的电阻不表示任何意义。如要测试方阻，首先我们需要在A边和B边各压上一个电阻比导电膜电阻小得多的圆铜棒，而且这个圆铜棒光洁度要高，以便和导电膜接触良好。这样我们就可以通过用万用表测试两铜棒之间的电阻来测出导电薄膜材料的方阻。如果方阻值比较小，如在几个欧姆以下，因为存在接触电阻以及万用表本身性能等因素，用万用表测试就会存在读数不稳和测不准的情况。这时就需要用专门的用四端测试的低电阻测试仪器，如毫欧计、微欧仪等。测试方法如下：用四根光洁的圆铜棒压在导电薄膜上，如图二所示。四根铜棒用A、B、C、D表示，它们上面焊有导线接到毫欧计上，我们使BC之间的距离L等于导电薄膜的宽度W，至于AB、CD之间的距离没有要求，一般在10--20mm就可以了，接通毫欧计以后，毫欧计显示的阻值就是材料的方阻值。这种测试方法的优点是：（1）用这种方法毫欧计可以测试到几百毫欧，几十毫欧，甚至更小的方阻值，（2）由于采用四端测试，铜棒和导电膜之间的接触电阻，铜棒到仪器的引线电阻，即使比被测电阻大也不会影响测试精度。（3）测试精度高。由于毫欧计等仪器的精度很高，方阻的测试精度主要由膜宽W和导电棒BC之间的距离L的机械精度决定，由于尺寸比较大，这个机械精度可以做得比较高。在实际操作时，为了提高测试精度和为了测试长条状材料，W和L不一定相等，可以使L比W大很多，此时方阻Rs=Rx*W/L,Rx为毫欧计读数。此方法虽然精度比较高，但比较麻烦，尤其在导电薄膜材料比较大，形状不整齐时，很难测试，这时就需要用专用的四探针探头来测试材料的方阻，如图三所示。探头由四根探针阻成，要求四根探针头部的距离相等。四根探针由四根引联接到方阻测试仪上，当探头压在导电薄膜材料上面时，方阻计就能立即显示出材料的方阻值，具体原理是外端的两根探针产生电流场，内端上两根探针测试电流场在这两个探点上形成的电势。因为方阻越大，产生的电势也越大，因此就可以测出材料的方阻值。需要提出的是虽然都是四端测试，但原理上与图二所示用铜棒测方阻的方法不同。因电流场中仅少部分电流在BC点上产生电压（电势）。所示灵敏度要低得多，比值为1：4.53。影响探头法测试方阻精度的因素：（1）要求探头边缘到材料边缘的距离大大于探针间距，一般要求10倍以上。（2）要求探针头之间的距离相等，否则就要产生等比例测试误差。（3）理论上讲探针头与导电薄膜接触的点越小越好。但实际应用时，因针状电极容易破坏被测试的导电薄膜材料，所以一般采用圆形探针头。最后谈谈实际应用中存在的问题1、如果被测导电薄膜材料表面上不干净，存在油污或材料暴露在空气中时间过长，形成氧化层，会影响测试稳定性和测试精度。在测试中需要引起注意。2、如探头的探针存在油污等也会引起测试不稳，此时可以把探头在干净的白纸上滑动几下擦一擦可以了。3、如果材料是蒸发铝膜等，蒸发的厚度又太薄的话，形成的铝膜不能均匀的连成一片，而是形成点状分布，此时方块电阻值会大大增加，与通过称重法计算的厚度和方阻值不一样，因此，此时就要考虑到加入修正系数。半导体材料在光的激励下,会产生更多的电子空穴对,致使导电能力增加,电阻率减小.温敏电阻的原理也与此相同工作条件温度：23±2℃；相对湿度：60～70%；工作室内应无强电磁场干扰；不与高频设备共用电源。14．什么是方块电阻？我们知道一个均匀导体的电阻R正比于导体的长度L，反比于导体的截面积S。如果这个导体是一个宽为W、厚度为d的薄层，则R=ρL/dW=（ρ/d）（L/W）可以看出，这样一个薄层的电阻与（L/W）成正比，比例系数为（ρ/d）。这个比例系数就叫做方块电阻，用R□表示：R□=ρ/dR=R□（L/W）R□的单位为欧姆，通常用符号Ω/□表示。从上式可以看出，当L=W时有R=R□，这时R□表示一个正方形薄层的电阻，它与正方形边长的大小无关，这就是取名方块电阻的原因。15．什么是晶体缺陷？晶体内的原子是按一定的原则周期性地排列着的。如果在晶体中的一些区域，这种排列遭到破坏，我们称这种破坏为晶体缺陷。晶体缺陷对半导体材料的使用性影响很大，在大多数情况下，它使器件性能劣化直至失效。因此在材料的制备过程中都要尽量排除缺陷或降低其密度。晶体缺陷的控制是材料制备的重要技术之一。晶体缺陷的分类：（1）点缺陷，如空位、间隙原子、反位缺陷、替位缺陷和由它们构成的复合体。（2）线缺陷，呈线状排列，如位错就是这种缺陷。（3）面缺陷，呈面状，如晶界、堆垛层错、相界等。（4）体缺陷，如空洞、夹杂物、杂质沉淀物等。（5）微缺陷，几何尺寸在微米级或更小，如点缺陷聚集物、微沉淀物等。16．什么是位错？当一种固体材料受到外力时就会发生形变，如果外力消失后，形变也随着消失，这种形变称为弹性形变；如果外力消失后，形变不消失。则称为范性形变。位错就是由范性形变造成的，它可以使晶体内的一原子或离子脱离规则的周期排列而位移一段距离，位移区与非位移区交界处必有原子的错位，这样产生线缺陷称为位错。17．什么是层错？简单的说，层错是在密排晶面上缺少或多余一层原子而构成的缺陷，层错是一种“面缺陷”。层错也是硅晶体中常见的一种缺陷，层错对器件制备工艺以及成品性能都可以发生较大的影响。生产中最熟悉的是硅外延片中的层错。在硅外延生长时，如果不采取特殊的措施，生长出的外延层中将含有大量的层错，以致严重的破坏了晶体的完整性。通过研究发现，外延片中的层错主要起源于生长外延层的衬底晶体的表面。根据这个原因，不仅找到了克服层错大量产生的途径，而且发现利用层错测量外延层的厚度的方法。