EDA2013年考试试卷

说明：本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题空间。（第1页共5页）是湘潭大学2013年下学期2011级《EDA技术及实例开发教程》课程考试（A卷）参考解答及评分标准适用年级专业电子信息、通信工程考试方式（闭卷）考试时间120分钟专业班级学号姓名题号一二三四五六七八总分阅卷教师得分………………………………………………………………………………………………………………一、填空题（共20分）1.EDA的含义是：电子设计自动化VHDL的含义是：超高速硬件描述语言2.请列出三个VHDL语言的数据类型。例如实数数据类型,位数据类型等。整形，字符型，字符串型。3.Vhdl的运算符中，优先级别最低的是逻辑运算符，优先级别最高的是NOT（**，ABS）。4.试定义一个变量a，数据类型为4位标准矢量：variablea:std_logic_vector(0to3)5.在vhdl的数据对象中，信号，变量可以被多次赋予不同的值，只能在定义是复值的是常量。6.Vhdl的子程序有函数和过程两种。7.Vhdl源程序的文件名应与实体名相同，否则无法通过编译。8.设D0为‘0’，D1为‘0’，D2为‘1’，D3为‘0’，D3&D2&D1&D0的运算表达结果是：01009.使用quartusII软件中时，文本编辑文件的后缀名是：vhd波形仿真文件的后缀名是：vwf。二、简答题（20分，共4题，每题5分。）1.简述cpld与fpga的异同，在实际应用是该如何选择？答：CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法得分得分制卷人签名：制卷日期：审核人签名：：审核日期：………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………装……………………订……………………线…………………………………………………………………说明：本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题空间。（第2页共5页）复杂。2.简述vhdl语言与计算机c语言的区别。答：VHDL是硬件描述语言，面向硬件的。用于CPLD、FPGA等大规模可编程逻辑器件的。而C语言主要是面向软件的，是计算机编程。适用于普通计算机的，以及单片机、DSP等。3.简述when_else条件信号赋值语句和if_else顺序语句的异同。答：WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中。4.简述quartusII的设计流程。建立工作库文件夹；输入设计项目原理图/VHDL文件；将设计项目设置成PROJECT；选择目标器件；编译；建立仿真波形文件；引脚锁定并编译；编程下载/配置。三、vhdl程序设计题（60分）1.用并行信号赋值语句设计4选1数据选择器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX4ISPORT（IN0，IN1，IN2，IN3：INSTD_LOGIC;A,B:INSTD_LOGIC;Y:OUTSTD_LOGIC);ENDENTITYMUX4;ARCHITECTUREARTOFMUX4ISSIGNALsel:STD_LOGIC_VECTOR(1DOWNTO0);BEGINsel=B&A;Y=IN0WHENsel=“00”ELSEIN1WHENsel=“01”ELSEIN2WHENsel=“10”ELSEIN3WHENsel=“11”ELSE‘0’;ENDARCHITECTUREART;得分说明：本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题空间。（第3页共5页）2.编写一个数值比较器vhdl程序的进程，要求使能信号g低电平时比较器开始工作，输入信号p=q，输出equ为‘0’，否则为‘1’。process(p,q)beginifg='0'thenifp=qthenequ_tmp='0';elseequ_tmp='1';endif;elseequ_tmp='1';endif;Endprocess;3.在程序包中设计一个功能为四舍五入的过程。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;PACKAGEMYPACKISFUCTIONSUM(A:INSTD_LOGIC_VECTOR(3DOWNTO0）B:OUTSTD_LOGIC)RETURNSTD_LOGIC_VECTOR(3DOWNTO0)ISENDMYPACK;PACKAGEBODYMYPACKISFUCTIONSUM(A:INSTD_LOGIC_VECTOR(3DOWNTO0）B:OUTSTD_LOGIC)RETURNSTD_LOGIC_VECTOR(3DOWNTO0)ISBEGINIFA=”0100”ANDA”0100”THENB=‘0’;ELSEB=’1’;ENDIF;RETURNB;ENDFUCTIONSUM;ENDMYPACK;说明：本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题空间。（第4页共5页）4.设计一个异步清零的10进制计数器，并在数码管上显示。LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYcounter2ISPORT(clk,clr,:INSTD_LOGIC;count:outSTD_LOGIC_VECTOR(2downto0));ledout:OUTSTD_LOGIC_VECTOR(6downto0));ENDcounter2;ARCHITECTUREaOFcounter2ISSIGNALcnt:STD_LOGIC_VECTOR(3downto0);SIGNALled:STD_LOGIC_VECTOR(6downto0);BEGINPROCESS(clk,clr)BEGINIFclr='1'THENcnt=(OTHERS='0');ELSIF(clk'EVENTANDclk='1')THENIFcnt=1001THENcnt=000;ELSEcnt=cnt+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;COUNT=cnt;ledout=NOTled;withcntselectled=1111001when001,--10100100when010,--20110000when011,--30011001when100,--40010010when101,--50000010when110,--61111000when111,--7说明：本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题空间。（第5页共5页）1000000whenothers;--0ENDa;5.设计一个由6个触发器构成的异步计数器，采用元件例化的方式生成。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYd_ffISPORT(d,clk_s:INSTD_LOGIC;q:OUTSTD_LOGIC;nq:OUTSTD_LOGIC);ENDENTITYd_ff;ARCHITECTUREa_rs_ffOFd_ffISBEGINbin_p_rs_ff:PROCESS(CLK_S)BEGINIFclk_s='1'ANDclk_s'EVENTTHENq=d;nq=NOTd;ENDIF;ENDPROCESS;ENDARCHITECTUREa_rs_ff;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcnt_bin_nisPORT(q:OUTSTD_LOGIC_VECTOR(0TO5);in_1:INSTD_LOGIC);ENDENTITYcnt_bin_n;ARCHITECTUREbehvOFcnt_bin_nISCOMPONENTd_ffPORT(d,clk_s:INSTD_LOGIC;Q,NQ:OUTSTD_LOGIC);ENDCOMPONENTd_ff;SIGNALs:STD_LOGIC_VECTOR(0TO6);BEGINs(0)=in_1;q_1:FORiIN0TO5GENERATEdff:d_ffPORTMAP(s(i+1),s(I),q(i),s(i+1));ENDGENERATE;ENDARCHITECTUREbehv;