Xilinx-fpga-设计培训中文教程-2

©2002Xilinx公司版权所有Virtex-II基本架构Virtex-II基本架构-2-3©2002Xilinx公司版权所有目标完成此模块的学习后你将会•了解Virtex-IIFPGA的基本架构资源Virtex-II基本架构-2-4©2002Xilinx公司版权所有概览•综述•CLB资源•I/O资源•Virtex-II的其它特性•Virtex-IIPro的特性•总结•附录Virtex-II基本架构-2-5©2002Xilinx公司版权所有FPGA架构的综述•Xilinx所有的FPGA都包含有相同的基本资源–可配置逻辑块CLB包含有组合逻辑和寄存器资源–输入/输出块IOB:为FPGA提供与外部的接口–可编程互连资源–其它资源•三态缓冲器•全局时钟缓冲器•边界扫描逻辑Virtex-II基本架构-2-6©2002Xilinx公司版权所有概览•综述•CLB资源•I/O资源•Virtex-II的其它特性•Virtex-IIPro的特性•总结•附录Virtex-II基本架构-2-7©2002Xilinx公司版权所有可配置逻辑块CLBTile•每个Virtex™-IICLB包含四个slice–快速连接线FastCONNECT™为同一个CLB的各个slice之间提供反馈同时也提供了到邻近CLB的布线通路–开关矩阵使得可以访问通用布线资源CINTBUFTBUFCOUTSHIFTCOUT开关矩阵SliceS0SliceS1FastConnectsSliceS2SliceS3CINVirtex-II基本架构-2-8©2002Xilinx公司版权所有简化的Slice的结构Slice0LUTCarryLUTCarryDQCEPRECLRDQCEPRECLR•每个slice有四个输出–两个寄存输出和两个非寄存输出–每个CLB旁边有2个三态缓冲器BUFT可以允许CLB的所有16个输出访问•进位逻辑只在垂直方向上自下而上–每个CLB有两个独立的进位链Virtex-II基本架构-2-9©2002Xilinx公司版权所有细化的Slice的结构•后续的几张胶片将讨论slice的特性–查找表LUT–多路选择器MUXF5MUXF6MUXF7MUXF8图中只画出了多路选择器F5和F8–进位逻辑–乘与–时序元件Virtex-II基本架构-2-10©2002Xilinx公司版权所有查找表组合逻辑ABCDZ•组合逻辑被存放在查找表LUT中–也称为函数发生器FG–其容量受限于输入的数目而非复杂程度•通过查找表的时延是固定的11111001110101100011...110101001011100001000100000000ZDCBAVirtex-II基本架构-2-11©2002Xilinx公司版权所有查找表的连接F5F8F5F6CLBSliceS3SliceS2SliceS0SliceS1F5F7F5F6MUXF8将两个MUXF7的输出合并来自上面或下面的CLBMUXF6将SliceS2和S3的输出合并MUXF7将两个MUXF6的输出合并MUXF6将SliceS0和S1的输出合并MUXF5将每个Slice中的两个LUT输出合并Virtex-II基本架构-2-12©2002Xilinx公司版权所有快速进位逻辑•简单快速完全的算术逻辑–专用的异或门可以完成单级求和–采用专用的布线资源–所有的综合工具都能推导出进位逻辑Virtex-II基本架构-2-13©2002Xilinx公司版权所有CODICISLUTCY_MUXCY_XORMULT_ANDABAxBLUTLUT乘与门•用于实现高效的乘加–早期的FPGA架构需要采用两个查找表来实现一位的乘加操作–乘与门使得可以在一个查找表内实现一位的乘加操作可以减少实现乘加运算所需的面积Virtex-II基本架构-2-14©2002Xilinx公司版权所有灵活的时序元件DCEPRECLRQFDCPEDCESRQFDRSEDCEPRECLRQLDCPEG_1•可以做触发器或锁存器•每个slice中有两个每个CLB中有8个•其输入可以来自查找表的输出或是CLB的独立输入•独立的置位和复位控制信号–可以是同步的或是异步的•在每个slice中控制信号是共享的但可以在内部反相Virtex-II基本架构-2-15©2002Xilinx公司版权所有移位寄存器LUT(SRL16E)LUT•动态可寻址的串行输入/串行输出移位寄存器–每个查找表可以实现最大16个时钟周期的时延每个CLB可以实现128个时钟周期的时延–SRLC16E可以与其它LUT/CLB级联以实现更长的移位寄存器•从Q15到下一个SRL16E的输入D有专门的连接–通过改变地址A可以异步改变移位寄存器的长度DQCEDQCEDQCEDQCELUTDCECLKA[3:0]QQ15(级联输出)Virtex-II基本架构-2-16©2002Xilinx公司版权所有移位寄存器LUT示例•SRL16可以被用来实现空操作(NOP)–本例中用64查找表(即8个CLB)来替代576触发器(即72个CLB)及相关的布线和时延12个周期64操作A4个周期8个周期操作B3个周期操作C6412个周期两个路径静态平衡9个周期操作D-NOPVirtex-II基本架构-2-17©2002Xilinx公司版权所有概览•综述•CLB资源•I/O资源•Virtex-II的其它特性•Virtex-IIPro的特性•总结•附录Virtex-II基本架构-2-18©2002Xilinx公司版权所有输入/输出块元件•输入通路–两个DDR寄存器•输出通路–两个DDR寄存器–两个三态使能DDR寄存器•输入和输出的时钟以及时钟使能信号是独立的•置位和复位信号是共享的RegRegDDRMUX3-stateOCK1OCK2RegRegDDRMUXOutputOCK1OCK2PADRegRegInputICK1ICK2IOBVirtex-II基本架构-2-19©2002Xilinx公司版权所有可选择输入/输出•可以与外部具有不同电压和阈值的信号直接连接–在速度/噪声性能方面达到优化平衡–无需在单板上放置接口转换器件•差分信号标准–LVDS,BLVDS,ULVDS–LDT–LVPECL•单端输入/输出标准–LVTTL,LVCMOS(3.3V,2.5V,1.8V,and1.5V)–PCI-Xat133MHz,PCI(3.3Vat33MHzand66MHz)–GTL,GTLP–其它!Virtex-II基本架构-2-20©2002Xilinx公司版权所有数字可控阻抗(DCI)•DCI使得–输出驱动器可以与板上走线的阻抗相匹配–为接收器和发送器提供端接电阻•DCI优势–通过消除短线反射来提高信号的完整性–通过减少外部电阻的使用来降低布板的复杂度和减少元器件的数目–内部的反馈电路可以消除由于温度电压和工艺变化带来的影响Virtex-II基本架构-2-21©2002Xilinx公司版权所有概览•综述•CLB资源•I/O资源•Virtex-II的其它特性•Virtex-IIPro的特性•总结•附录Virtex-II基本架构-2-22©2002Xilinx公司版权所有全局时钟布线资源•16个专用的全局时钟多路选择/缓冲器–其中8个在硅片的顶部中央另外8个在底部中央–可以被时钟输入脚pad)数字时钟管理器(DCM)或局部布线所驱动•全局时钟多路选择器使得:–具有全局时钟使能的能力–在时钟信号间无毛刺切换•在器件的每个象限最多可以利用8个时钟网络Virtex-II基本架构-2-23©2002Xilinx公司版权所有数字时钟管理器DCM•每个器件最多有12个DCM–位于硅片的顶部和底部–被时钟输入脚驱动•DCM提供:–延迟锁定环DLL–数字频率合成器DFS–数字移相器DPS–数字扩谱DSS•每个DCM最多可有4个输出去驱动全局时钟缓冲器–DCM的所有输出可以驱动普通的布线资源Virtex-II基本架构-2-24©2002Xilinx公司版权所有Virtex-II的其它特性•分布式和块状RAM–分布式RAM利用CLB资源–块状RAM是器件上的专用资源•块状RAM旁有专用的18x18乘法器•16个专用的全局时钟多路选择/缓冲器Virtex-II基本架构-2-25©2002Xilinx公司版权所有分布式SelectRAM•与Virtex™的RAM/ROM一样•同步写•异步读–与触发器一起实现异步读•RAM/ROM在配置时初始化–数据可以在配置后写入RAM•模拟双端口RAM–一个读/写口–一个只读口RAM16X1SODWEWCLKA0A1A2A3LUTRAM32X1SODWEWCLKA0A1A2A3A4SliceLUTLUTRAM16X1DSPODWEWCLKA0A1A2A3DPRA0DPODPRA1DPRA2DPRA3Virtex-II基本架构-2-26©2002Xilinx公司版权所有真正的双端口配置432512512x362161kb1kx18182kb2kx9044kb4kx4028kb8kx20116kb16kx1奇偶位数据位深度配置•每个端口可能的配置•端口A和端口B的配置是相互独立的–可以支持包括奇偶位在内的数据宽度转换PortA:8-bOUT32-bitPortB:32-bIN8-bitVirtex-II基本架构-2-27©2002Xilinx公司版权所有块状SelectRAM•最多可有350万比特(3.5Mb)的18-kb的块状RAM–同步读写•真正的双端口存储器–每个端口有同步读写的能力–每个端口有不同的时钟•支持初始化•可以对输出锁存器进行同步复位•支持奇偶位–每八个数据位有一个奇偶位Virtex-II基本架构-2-28©2002Xilinx公司版权所有概览•综述•CLB资源•I/O资源•Virtex-II的其它特性•Virtex-IIPro的特性•总结•附录Virtex-II基本架构-2-29©2002Xilinx公司版权所有Virtex-IIPro的特性•多达16个RocketI/O™多吉特收发模块MGT–串行化器和解串行化器(SERDES)–FibreChannel,GigabitEthernet,XAUI,Infiniband相兼容的收发器…及其它–8-,16-,32-bit可选择的与FPGA的接口–8B/10B编码器和解码器•多达四个PowerPC精简指令集处理器块–三十二个32位通用寄存器GPR–低功耗0.9mW/MHz–支持CoreConnect总线结构Virtex-II基本架构-2-30©2002Xilinx公司版权所有概览•综述•CLB资源•I/O资源•Virtex-II的其它特性•Virtex-IIPro的特性•总结•附录Virtex-II基本架构-2-31©2002Xilinx公司版权所有问题回顾•列出CLB的主要特性•列出LUT的三种配置方式Virtex-II基本架构-2-32©2002Xilinx公司版权所有解答•列出CLB的主要特性–查找表/函数发生器•每个slice2个每个CLB8个–寄存器每个slice2个每个CLB8个–专用多路选择器MUXF5,MUXF6,MUXF7,MUXF8–进位逻辑–乘与门•列出LUT的三种配置方式–组合逻辑–移位寄存器(SRL)–分布式存储器Virtex-II基本架构-2-33©2002Xilinx公司版权所有总结•CLB中包含有查找表LUT寄存器和进位逻辑–查找表可以与专用的多路选择器和进位逻辑相连–查找表可以被配置为移位寄存器或存储器•IOB中包含DDR寄存器•可选I/O和数字可控阻抗技术使得可以与多种I/O标准直接连接同时又减少元件的数目•Virtex™-II的存储器资源包括:–分布式SelectRAM/ROM(采用CLB中LUT)–18-kb的块状SelectRAMVirtex-II基本架构-2-34©2002Xilinx公司版权所有总结续•Virtex™-II中每个块状SelectRAM™旁均有一个专用的18x18乘法器•数字时钟管理器提供:–延迟锁定环(DLL)–数字频