Xilinx-fpga-设计培训中文教程-8-2

©2002Xilinx公司版权所有全局时序约束实验总结全局时序约束实验-8c-3©2002Xilinx公司版权所有总结•利用约束编辑器可以很容易地输入全局时序约束周期约束和偏置约束•你也可以利用布局布线后静态时序报告来查看你的约束是否被满足•问题在本实验中我们利用周期约束获得了器件的频率现在设计已经满足了约束则整个系统板可以以此速度运行吗你确定系统频率时需考虑到哪些事项全局时序约束实验-8c-4©2002Xilinx公司版权所有回答•问题在本实验中我们利用周期约束获得了器件的频率现在设计已经满足了约束则整个系统板可以以此速度运行吗你确定系统频率时需考虑到哪些事项•回答整个系统也许不能以那个频率运行这取决于靠近FPGA的外部时延你需要考虑数据从上游器件传来所花的时间以及数据到达下游器件所花的时间–下一张胶片将就此举例全局时序约束实验-8c-5©2002Xilinx公司版权所有解释•系统频率取决于在整个板上数据从同步元件传到同步元件所花的时间Xilinx工具仅仅获知数据在FPGA内部传递的时序信息所以它不能获知外部的板级时延•系统频率需要计算它是三个路径中最慢的一个3ns10ns13ns11ns2ns