FPGA高级课程之时序分析(TIMING-ANALYSIS)

至芯科技FPGA培训12011-9至芯科技郭佩至芯科技FPGA培训2D触发器理解：书上提到“不同的抽象级别”里面的RTL级至芯科技FPGA培训3正确可靠的结果；成本因素；更深入理解FPGA及ASIC这一块是很多FPGA工程师的短板，却是做ASIC必须的技能。需要探索精神，需要与时俱进高校毕业的硕士，博士，在做研究的时候不注重降低器件成本，对此完全无视。他们往往通过使用更好的器件跳过这一步；偶发的问题也没有得到重视至芯科技FPGA培训4•Xilinx的时序分析（约束）工具，方法•Altera的TimeQuest及静态时序分析工具至芯科技FPGA培训5本次课程的目的：•学习基本时序理论知识，掌握分析思想，建立基本的时序分析概念，。•学习掌握基本的TimeQuest操作以时序分析、约束流程。•学会查看时序结果，时序报告。•为其他时序工具使用打造学习基础。至芯科技FPGA培训6建立时间和保持时间建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。至芯科技FPGA培训7恢复时间和移除时间（异步信号）clk_aclk_bclk_aclk_b工具自动，不着重理解至芯科技FPGA培训8分析的路径•寄存器到寄存器•寄存器到输出（外部寄存器）•输入（外部寄存器）到寄存器分析的目标•建立时间•保持时间•恢复时间•移除时间对每种路径都进行四种分析（如果存在的话），目的是分析设计中不论何处存在的所有寄存器至芯科技FPGA培训9FPGA内部结构至芯科技FPGA培训10正确的结果至芯科技FPGA培训11不正确的结果（组合逻辑延时太大）至芯科技FPGA培训12需要满足的式子，考虑时钟延时建立时间：Tco+Tdelay+TsetupT+Tpd；保持时间：Tco+TdelayTpd+Th能够得到什么结论？如何使得不等式满足？至芯科技FPGA培训13当寄存器使用系统时钟时，Tpd=0.建立时间：Tco+Tdelay+TsetupT；保持时间：Tco+TdelayTh能够得到什么结论？如何使得不等式满足？1.最快时钟频率的决定；2.关键路径的优化；3.时序分析时的延时不叠加性。至芯科技FPGA培训14输入FPGA信号需要告知工具输入IO及时钟IO的时序关系，才能分析至芯科技FPGA培训15创建工程及添加工程文件执行编译时序预估计及时序约束执行编译分析时序结果使用TimeQuest分析设计时序的一般步骤为什么执行2次编译？至芯科技FPGA培训16Timequest快速入门训练-以quartus自带FIR为例连接到pdf至芯科技FPGA培训17注意和理论部分的小差别至芯科技FPGA培训18•使用自己设计的任意一个工程文件（如CPU），在Quartus下部进行约束，练习用timequest查看时序报告；•练习在TimeQuest中队设计添加完整的时序约束，将约束写入项目中，重新分析时序；•尝试使用高速全局时钟和苛刻的约束，使得时序分析产生违例，定位违例，理解时序分析波形图至芯科技FPGA培训19•以上学习，需要做到：1.理解后仿真，时序分析，验证等的关系。2.记住典型的几个延时数量级，器件内寄存器间数据传输的最高速度。3.区别不断更新的时序工具与传统时序理论的差别。至芯科技FPGA培训20时钟，输入输出，管脚，区域约束等pdf教程至芯科技FPGA培训21至芯科技FPGA培训22•添加区域约束后，经过约束后的逻辑区域逻辑相对集中，减少线延迟，最大时钟频率得到略微提升。至芯科技FPGA培训23•学习时序分析：1.软件工具更新迅速，唯理论基础是根本。2.需要有不断探索的精神，阅读官方英文手册学习最新的工具以及工具的生僻用法。3.在工程实践中学习，按照实际需求来使用工具，重在思考。声明：本课件及内附word教程为郭佩制作，供至芯科技教学及学员交流使用，未经授权，不得随意转载至网络上。由于作者水平及经验有限，难免存在错漏之处，敬请交流指正。[e-mail]