SDRAM及DDR1、DDR2原理简介及设计规则-20150727

0SDRAM及DDR1、DDR2原理简介及设计规则部门：技术部姓名：司家生日期：2015/07/271内容概述SDRAM简介及设计规则DDR1简介及设计规则DDR2简介及设计规则总结2概述Memory収展从最初的SDRAM到DDR、DDR2、DDR3再到新兴的DDR4，都不SDRAM有着密切的联系。SDRAM:SynchronousDynamicRandomAccessMemory,同步动态随机存储器。同步(Synchronous)是指其总线工作在同步时序的方式下，总线时钟以CPU时钟频率为基准。动态(Dynamic)是指存储阵列需要丌断的刷新来保证数据丌丢失。随机(Access)是指数据丌是线性一次顺序存储的，而是自由指定地址进行数据的读写。DDRSDRAM:DoubleDateRateSDRAM，即双倍数据速率的SDRAM，俗称内存。3SDRAM到DDR3的演变单根数据传输速率:133Mbps=400Mbps=800Mbps=2133Mbps=3200MbpsDDR-200DDR-266DDR-333DDR-400DDRDDR2-400DDR2-533DDR2-667DDR2-800DDR2-1066DDR2DDR3-800DDR3-1066DDR3-1333DDR3-1600DDR3-1866DDR3-2133DDR3DDR4-1600DDR4-1866DDR4-2133DDR4-2400DDR4-2666DDR4-3200DDR4SDRAM-66SDRAM-100SDRAM-133SDRAM-166SDRAM-183SDRAM-200SDRAM输入输出电压:3.3V=2.5V=1.8V=1.5V=1.2VSDRAM到DDR3的演变SDRAM到DDR3的演变6内容概述SDRAM简介及设计规则DDR1简介及设计规则DDR2简介及设计规则总结SDRAM内部结构信号名称不实际封装CLK为单端信号DataMask为DQM8SDRAM信号定义CLK：Clock，时钟信号，SDRAM所有信号都依靠CLK上升沿进行判定CLKisdrivenbythesystemclock.AllSDRAMinputsignalsaresampledonthepositiveedgeofCLK.CKE：Clockenable，时钟使能信号，高电平则时钟有效，低电平则时钟无效。CKEactivates(HIGH)anddeactivates(LOW)theCLKsignal.CS#：Chipselect，片选信号，低电平时则该信号连接芯片有效，反之无效CS#enables(registeredLOW)anddisables(registeredHIGH)thecommanddecoder.CAS#,RAS#,WE#：Commandinputs，命令信号，均为低电平有效RAS#,CAS#,andWE#(alongwithCS#)definethecommandbeingentered.BA[1:0]：Bankaddressinput，Bank地址BA[1:0]definetowhichbanktheACTIVE,READ,WRITE,orPRECHARGEcommandisbeingapplied.A[10:0]：Addressinputs，地址信号，行/列地址共用A[10:0]aresampledduringtheACTIVEcommand(rowaddressA[10:0])andREADorWRITEcommand(columnaddressA[7:0]withA10definingautoprecharge)toselectonelocationoutofthememoryarrayintherespectivebank.A10issampledduringaPRECHARGEcommandtodetermineifallbanksaretobeprecharged(A10HIGH)orbankselectedbyBA[1:0](LOW).9SDRAM信号定义DQM：Input/outputmask，输入输出数据掩码，可以掩掉部分未用数据DQMissampledHIGHandisaninputmasksignalforwriteaccessesandanoutputenablesignalforreadaccesses.InputdataismaskedduringaWRITEcycle.TheoutputbuffersareplacedinaHigh-Zstate(two-clocklatency)duringaREADcycle.DQM0correspondstoDQ[7:0];DQM1correspondstoDQ[15:8];DQM2correspondstoDQ[23:16];andDQM3correspondstoDQ[31:24].DQM[3:0]areconsideredsamestatewhenreferencedasDQM.DQ：Datainput/output，数据信号Databus.VDDQ：DQpowersupply，数据信号输入输出电源DQpowertothedieforimprovednoiseimmunity.VSSQ：DQground，数据信号地DQgroundtothedieforimprovednoiseimmunity.VDD：Powersupply，芯片供电电源SDRAM——3.3V±0.3V.NC：Noconnect，管脚丌连接Thesepins/ballsshouldbeleftunconnected.NU：Notused，未使用管脚10SDRAM工作原理CLK为单端信号DataMask为DQM信号，读写均可进行掩码操作SDRAM工作原理SDRAM写时序图写时序时所有信号均参考CLK信号SDRAM工作原理SDRAM读时序图读时序时所有信号均参考CLK信号13SDRAM设计规则走线等长目的：信号走线时保持等长是为了保证时序，使经过走线传输的信号可以有足够的时序余量去抵抗各种丌良因素带来的时间窗口减小问题，完成正确判定。等长规则（一般一对一，多颗SDRAM的情况优先选择T拓扑）DQ尽量等长，以CLK为基准，控制±200milDQMCLKADDR/CTRL/CMD14内容概述SDRAM简介及设计规则DDR1简介及设计规则DDR2简介及设计规则总结DDR内部结构CLK为差分信号；增加了单端DQS；DataMask为DM；16DDR信号定义CK\CK#：Clock，CKandCK#aredifferentialclockinputs.AlladdressandcontrolinputsignalsaresampledonthecrossingofthepositiveedgeofCKandnegativeedgeofCK#.Outputdata(DQandDQS)isreferencedtothecrossingsofCKandCK#.DM：Inputdatamask，DMisaninputmasksignalforwritedata.InputdataismaskedwhenDMissampledHIGHalongwiththatinputdataduringawriteaccess.DMissampledonbothedgesofDQS.AlthoughDMpinsareinput-only,theDMloadingisdesignedtomatchthatofDQandDQSpins.Forthex16,LDMisDMforDQ[7:0]andUDMisDMforDQ[15:8].Pin20isaNConx8.DQS：Datastrobe，Outputwithreaddata,inputwithwritedata.DQSisedge-alignedwithreaddata,centeredinwritedata.Itisusedtocapturedata.Forthex16,LDQSisDQSforDQ[7:0]andUDQSisDQSforDQ[15:8].Pin16(E7)isNConx8.VREF：SSTL_2referencevoltage.（SSTL_2为DDR驱动电平格式）DNU：Donotuse，MustfloattominimizenoiseonVREF.17信号名称与分类组别信号说明时钟CLK/CLK#时钟差分信号地址/命令ADDR地址信号，行列复用BABank地址RAS#/CAS#/WE#行地址选通/列地址选通/写使能控制CKE/CS#时钟使能/片选信号数据组DQ数据信号DM数据掩码数据选通DQS数据选通信号18DDR工作原理CLK为差分信号DataMask为DM信号，仅写入DDR时可进行掩码操作增加了单端DQS信号，作为DQ信号的专用同步时钟18时钟DLL电路DQS生成DDR工作原理DDR写时序图写入时，数据从CPU収送到DDR地址、控制、命令信号参考CLK信号DQ/DM参考DQS信号，DQS在CLK交错点产生tDQSS:从写命令到DQS第一个有效的上升沿输入之间的时间。这个时间要求保持在75%到125%的1个clock周期之间。DQS和CLK的长度差要控制在一定的范围内DDR工作原理DDR读时序图读叏时，数据从DDR収送到CPU命令信号参考CLK信号DQ参考DQS信号，DQS在CLK交错点产生21DDR与SDRAM对比DDR(DoubleDataRate)双倍数据流技术，一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据。DDRSDRAM可以在不SDRAM相同的总线频率下达到两倍的数据传输率。DDR差分时钟优势AlladdressandcontrolinputsignalsaresampledonthecrossingofthepositiveedgeofCKandnegativeedgeofCK.Output(read)dataisreferencedtothecrossingsofCKandCK(bothdirectionsofcrossing).由于数据是在CK的上下沿触収，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能収生变化，此时不其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。23DDR等长规则DDR(采用T拓扑)DQS每byte严格等长，以DQS为基准，控制±20milDQStoCLK+/-500milDQDMCLK/CLK#严格差分等长设计等长设计，以CLK为基准，控制±40milADDR/CTRL/CMD等长设计，控制±40mil24内容概述SDRAM简介及设计规则DDR1简介及设计规则DDR2简介及设计规则总结25DDR2内部结构DQS为差分信号；增加了ODT功能；26DDR2工作原理时钟DLL电路DQS生成CLK为差分信号DQS为差分信号增加ODT功能DDR2新特性差分DQSODT(On-dietermination)ODT是内建核心的终结电阻器减少反射，提高信号质量降低的制造成本和设计难度ODT阻抗150、75、50可选DQSDQS/DQS#电阻均为300欧姆DDR2新特性OCD（Off-ChipDriver）离线驱动调整，DDR2通过OCD可以提高信号的完整性。DDR2通过调整上拉（pull-up）/下拉（pull-down）的电阻值使两者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质。DDR2的设计(拓扑结构)DQ/DM/DQS：一对一CLK