集成电路器件与工艺CAD第二讲

集成电路器件与工艺CAD第二讲北京大学深圳研究生院林信南本讲目的•按重要性排列：–体会工艺设计对器件性能的影响–了解工艺中普遍需要关注的问题–了解标准CMOS工艺流程–了解工艺流片所需要的金钱与时间成本–体会设计、流片的压力与责任流片的压力与责任•金钱消耗（以2008年末价格计算）：–Mask：130nm18万美元，90nm80万美元，65nm120万美元，45nm200万美元以上–深圳方正微电子6英寸0.5μmCMOSMask10万RMB–北大或香港科大实验室每次流片开销:几万RMB•时间消耗：–几个月，算上前面设计、后面测试将达半年至一年•问题：–刨去上课写论文找工作，研究生有多少半年到一年？–即使无限延期，导师实验经费够每个研究生失败几次？主要内容•工艺设计心法总纲•标准N井CMOS工艺流程•工艺可靠性及其验证方法工艺设计心法总纲•工艺流程中见到任何数字要问why?大了或小了有什么不好？必须给出合理回答。•对工艺中任何步骤，都要设计相应的检验方法，并在刚完成后立即检测。•所有检查、测量都必须在版图设计之前考虑清楚。即在定版前已考量全部可能工作。•未完成上述工作者，无权流片。标准N井CMOS工艺流程•为什么N井工艺采用的多于P井工艺？•电子迁移率高，在同样尺寸下有更高的ION、Gm;•很多电路结构因此更多的使用NMOS比如pseudoNMOSlogic；•优化占80%的NMOS比优化占20%的PMOS更能提高电路性能；•井中掺杂高，导致迁移率低、寄生电容大，电路性能受到影响；•电路性能优化：牺牲PMOS做在N井里，让NMOS不必使用P井。标准N井CMOS工艺流程（该SiO2层的作用：为避免下步离子注入产生通道效应，需要在注入前破坏硅晶表面形成随机层。bufferoxide可以使离子束方向随机化以减少晶格表面损伤。但bufferoxide太厚会影响离子注入，所以200~250埃即可）再淀积Si3N4约1200埃(通道效应：单晶靶中，离子注入速度方向平行于主晶轴时，部分离子可能无阻挡地行进很长距离，造成较深杂质分布，形成通道)Si3N4Si3N4层作用：阻挡注入时非N井区的离子光刻胶SiO2N阱窗口标准N井CMOS工艺流程光刻1：使用N阱Mask，工艺顺序为：表面清洗烘干、涂底、旋涂光刻胶、软烘、对准曝光、后烘、显影、硬烘，最后干刻Si3N4离子注入：磷注入(比起砷，磷原子量小易扩散，适合作为阱掺杂)(通道效应的防止方法：1.硅片倾斜7度；2.覆盖200~250埃氧化层，使离子束方向随机化)去胶：经过离子注入的胶很难通过湿法(热硫酸煮)去除，需要采用干式臭氧（O3）烧除法。最后再刻蚀除去Si3N4层。Si3N4标准N井CMOS工艺流程形成N井：1.离子注入;2.高温推进.关键要点：a.井深和浓度设计太浅形成穿通；太深工艺实现困难,浪费时间金钱浓度高会降低迁移率，增大寄生电容及阈值电压浓度过低无法有效形成足够深的b.温度设计过高会使硅融化(1400C)过低会无法推进井深c.为什么不采用高能离子注入而是耗时很长的高温推进对晶格破坏大；成本高(1MeV离子注入机460万美元)标准N井CMOS工艺流程BOE去除oxide后，重新生长250埃bufferoxide，以减少下一步淀积Si3N4带来的应力。低压化学气相淀积Si3N4用于掩蔽氧化，厚度1200埃。（由于LPCVDSi3N4应力较大，一般淀积厚度小于2000埃）标准N井CMOS工艺流程场区硼注入：1.有部分器件采用Fieldoxide作为栅介质，硼注入调节其阈值电压；2.Metal1电压为0~Vdd，要避免场区被误开启的可能。SiO2标准N井CMOS工艺流程场氧：场氧厚度4000埃：过薄会导致隔离无法有效隔离器件，如S/Ddoping时可能穿透场氧；场氧器件阈值过低等；过厚则一方面导致工艺不再平面化，降低工艺可靠性；另一方面加剧鸟嘴效应，降低集成度和可靠性。SiO2标准N井CMOS工艺流程阈值注入与栅氧生长：1.HF溶液去除Si3N4上的薄氧化层2.热磷酸去除Si3N43.分别利用N+和P+掩膜版对PMOS和NMOS进行注入以a.调节P/NMOS阈值电压b.防止S/D穿通效应4.除去bufferoxide5.RCA清洁硅片后进氧化炉，干氧法生长栅氧化层SiO2注：栅氧质量是器件可靠性的决定因素，为工艺最关键步骤标准N井CMOS工艺流程多晶硅厚度随工艺特征尺寸缩小而随之降低，设计思路为：a.要足够厚以挡住离子穿过多晶硅注入沟道b.不能太厚以免出现polydepletion标准N井CMOS工艺流程栅定义与NMOS形成：1.用栅掩膜版定义出多晶硅栅；2.用N+掩膜版进行NMOS栅源漏和N阱接触的N-type离子注入，采用砷以减少下一步退火时的热扩散，形成浅结。标准N井CMOS工艺流程PMOS形成：1.用P+掩膜版进行PMOS栅源漏和P阱接触的P-type离子注入；2.采用快速退火激活掺杂以减少热扩散、形成浅结。PMOS源漏区标准N井CMOS工艺流程MOSFET源、漏结深思考和源漏工程：1.结过深：寄生电容大导致速度变慢；短沟道效应变严重；2.结过浅：超浅结的工艺实现难度很大；源漏电阻变大。上述矛盾随着器件缩小和对器件性能要求的提高而逐渐严重，被称为“源漏工程”的工艺逐渐在CMOS工艺中被广泛采用。如：LDD；Silicide；ElevatedS/D；SDOI…..在设计这些工艺步骤时，短沟道效应、源漏电阻、寄生电容之间的tradeoff是需要仔细考虑的。（过去已有大量博士靠研究该题目毕业，未来也还会一样）PMOS源漏区标准N井CMOS工艺流程PMOS源漏区形成接触孔：1.采用接触孔掩膜版光刻;2.刻蚀绝缘层本步为工艺另一关键要点：1.接触孔长宽都是版图中最小线条，实际工艺中相对偏差大2.孔太小可能导致刻蚀液无法达到孔底部接触硅栅/源/漏可在工艺中采取干刻90%+湿刻过刻的方法。最后在淀积金属前一定要在HF溶液中浸十几秒以确保没有natureoxide在硅接触孔上。标准N井CMOS工艺流程PMOS源漏区新工艺testchip版图设计•工艺流程相关–套刻容差–曝光检测–薄膜厚度检测窗口(Nanoscopea-stepper..)•工艺规则相关–接触孔–线条宽度与间距•工艺参数提取相关套刻容差•在进行光刻步骤时，本次版图不可能和前面光刻版图完全对齐，这时版图间的偏差就需要观测控制。•右上图中CTE版线条间距0.9,而MTE版线条间距1.0若长线对齐则偏差基本为0，若长线旁边第一短线对齐，则偏差为0.1，以此类推曝光检测•在光刻中，曝光过量(通常在金属定义时，因金属反射光线)或曝光不足会导致加工出来的图形比原来缩小或增大•曝光检测图形用来检测过量或不足程度，看最终哪列的左右方块正好对齐即可判断薄膜厚度检测窗口•实际加工中，每一步都可能会有各种意想不到的复杂情况出现，导致加工与设计不符，如果不对每一步加工结果进行监测，很可能最终失败又找不到失败原因。•因此，工艺设计者必需对每一步加工结果进行监测，在流片前设计出测试方法，并在版图中体现•下面是检测各次淀积实际厚度的版图，利用台阶仪(a-stepper)探针物理接触扫描高度来确定•虽然采用光学折射率法(nano-scope)可直接测量薄膜厚度但在有多层薄膜或薄膜被离子注入的情况下误差太大接触孔•接触孔是工艺的criticalstep之一，所以需要特别关注，下图是200个串联的接触孔，任一一个不通则两个Pad间断路，从而验证其可靠性。•可在版图上改变接触孔大小，通过测量得到工艺允许的最小设定。线条尺寸及间距•版图各层线条需要有规则其最小宽度及最小间距•右上图在保障设计线条不会短路的情况下，对不同宽度进行测试•右下图在保障设计线条不会断路的情况下，对不同间距进行测试•另一种常用方法采用贯穿整个测试layout的长水平线各种电阻参数提取•接触电阻提取–右上图为经典的Kelvin结构。测试原理:ABCD全设为恒流源其中A、D电流大小为I0，C、D电流恒为0，读出C、D的V，则有RC=V/I0•各有源区、多晶硅、金属层方块电阻提取–测试结构如右下所示–测试原理同上ABCDBCAD本节结束语•半导体工艺所涉及的知识浩如烟海，本讲只能为大家打开一扇很小的窗户去窥得很小的一片。•无论是工艺设计、实际加工还是测试、提参版图方面的知识技能，都是即使用多本教科书也不足以完全描述的。•直接阅读是最没有效率的学习方式，而最快的学习方式是与有经验的人讨论，问问题。•网络讨论区拥有各地最具实际经验的工程师，他们的帖子是多年经验的沉积和总结，也是最佳的学习资源。有问题发帖提问可能会有很大收获。