Altera可编程逻辑器件结构

CopyrightbyBeileiXuAltera可编程逻辑器件结构Altera主流PLD器件FPGA高端中端低端CPLDMAXII高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/O器件概述TheStratixfamilyofFPGAsisbasedona1.5-V,0.13-μm,all-layercopperSRAMprocess,withdensitiesofupto114,140logicelements(LEs)andupto10MbitsofRAM.Stratixdevicesofferupto28digitalsignalprocessing(DSP)blockswithupto224(9-bit×9-bit)embeddedmultipliers,optimizedforDSPapplicationsthatenableefficientimplementationofhigh-performancefiltersandmultipliers.StratixdevicessupportvariousI/Ostandardsandalsoofferacompleteclockmanagementsolutionwithitshierarchicalclockstructurewithupto420-MHzperformanceandupto12phase-lockedloops(PLLs).器件概述高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/O平面布局平面布局高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/O逻辑阵列块（LAB）每个LAB内包含10个LE，LE是最小的逻辑单元。LE互连线（Interconnect）资源块与块之间的行互连线R4、R8、R24。块与块之间的列互连线C4、C8、C16。LAB、RAM、DSP、IO块内部的局部互联线（LocalInterconnect）横向相邻块之间的直接互连线（DirectLinkInterconnect）LAB中LE之间的查找表链（LUTChain）LAB中LE之间的寄存器链（RegisterChain）行列互连线、局部互连线、直接互连线查找表链和寄存器链查找表链可以实现较宽的组合逻辑输入。寄存器链可以实现移位寄存器。互连形式逻辑单元（LE）LE由一个4输入查找表、一个可编程寄存器、及一些辅助电路组成。LE的工作模式正常模式：用作普通的组合逻辑功能。动态算术模式：用作加法器、计数器、比较器等算术功能。LEOperatingModes：NormalmodeLEOperatingModes：Dynamicarithmeticmode进位链高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/O内嵌RAM块特性内嵌RAM块特性与RAM有关的问题同步RAM与异步RAMRAM端口模式RAM块实现移位寄存器RAM块实现ROM混合时钟模式两端口同时访问同一地址同步RAM与异步RAM同步RAM：读写操作都需时钟控制，只在时钟沿处动作。接口简单，只要地址、数据及使能信号与时钟之间满足建立/保持时间即可。其好处是带宽可以做得很大，可以采用流水线结构，且同步电路利于时序分析。异步RAM：读写操作与时钟无关，写接口需要用户自己产生一个写使能脉冲，且地址/数据要和该写使能脉冲之间满足建立/保持时间关系，每写一个数据，写使能必须翻转两次。同步RAM的输出模式Stratix的片内RAM都是同步RAM。所有的输入信号（地址、数据、读写使能等）都有经过一级固有的寄存器，而输出的数据信号有一级用户可选的寄存器。Flow-through模式：只有输入信号寄存，数据在地址有效后的第一个时钟上升沿送出。Pipeline模式：输入输出信号都寄存，数据在地址有效后的第二个时钟上升沿送出。与RAM有关的问题同步RAM与异步RAMRAM端口模式RAM块实现移位寄存器RAM块实现ROM混合时钟模式两端口同时访问同一地址RAM端口模式Single-PortModeSimpleDual-PortModeTrueDual-PortModeRAM端口模式：Single-PortMode只有一个端口，同时只能做读或者写操作。RAM端口模式：SimpleDual-PortMode有两个端口，其中一个端口只能读，另一个端口只能写，多用于像FIFO一样的缓存电路。RAM端口模式：TrueDual-PortMode有两个端口，每个端口都可以做读写操作，没有任何限制。与RAM有关的问题同步RAM与异步RAMRAM端口模式RAM块实现移位寄存器RAM块实现ROM混合时钟模式两端口同时访问同一地址RAM块实现移位寄存器w：移位数据位宽m：每个Tap的比特深度n：Tap数要求：w×m×n小于RAM块的比特数，w×n小于RAM块所能支持的最大数据宽度。如果需要更大的移位寄存器，可通过将RAM块级联来实现。与RAM有关的问题同步RAM与异步RAMRAM端口模式RAM块实现移位寄存器RAM块实现ROM混合时钟模式两端口同时读写同一地址RAM块实现ROMStratix的M4K和M512支持赋初值，初始化文件为.mif文件，这样就可以把RAM块做成只读存储器ROM。与RAM有关的问题同步RAM与异步RAMRAM端口模式RAM块实现移位寄存器RAM块实现ROM混合时钟模式两端口同时访问同一地址混合时钟模式：IndependentClockModeInput/OutputClockModeRead/WriteClockModeSingle-PortClockMode混合时钟模式：IndependentClockMode在真双口模式下，A、B两端口可以使用不同的时钟。混合时钟模式：Input/OutputClockMode在真双口模式及简单双口模式下，输入、输出可以使用不同的时钟。真双口输入输出时钟模式混合时钟模式：Input/OutputClockMode简单双口输入输出时钟模式混合时钟模式：Read/WriteClockMode在简单双口模式下，读、写操作可以使用不同的时钟。混合时钟模式：Single-PortClockMode在单口模式下，输入、输出可以选择同一个或不同时钟。与RAM有关的问题同步RAM与异步RAM端口模式RAM块实现移位寄存器RAM块实现ROM混合时钟模式两端口同时访问同一地址两端口同时访问同一地址两端口同时读写同一地址：在使用M512和M4K时，用户在用QuartusII工具生成RAM时，可以选择两种输出结果：即输出旧的值（写之前该地址中的值）或输出未知值（读写冲突，造成读出未知的数），但是M-RAM就只能读出未知值。两端口同时读同一地址：读出为正常值。两端口同时写同一地址：写入为不定值。高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/O时钟网络GlobalClockNetworkRegionalClockNetwork锁相环：EnhancedPLLFastPLLEnhancedPLLFastPLL锁相环特性与锁相环有关的问题时钟反馈模式：0延时驱动器反馈模式、正常反馈模式、外部反馈模式、无补偿模式。可编程带宽频谱扩展时钟反馈模式：0延时驱动器反馈模式该模式下，EPLL外部被补偿的时钟专用输出管脚的相位与时钟输入管脚的相位相同。这时FPGA内部的EPLL就像是一个0延时的锁相环电路。时钟反馈模式：正常反馈模式该模式下，内部被补偿的时钟网络末端的相位与时钟输入管脚的相位相同。该模式的好处是可以很清楚地计算出同步系统的时序裕量。时钟反馈模式：外部反馈模式该模式下，EPLL的某个时钟输出管脚从其专用的时钟反馈输入脚输入，同时输出到下游芯片（如RAM）。EPLL可以保证时钟输入脚和反馈输入脚同相，如果PCB走线保证从时钟输出端到反馈输入端和到下游芯片的时钟输入端等长（延时相等），就可以保证FPGA和下游芯片两者的时钟输入端延时一致。这种情况多数用在单板的全局时钟驱动输出不够，通过FPGA来提供一个等效的系统时钟给目标芯片，同时也方便在FPGA内部调整时钟相位来满足时序要求。时钟反馈模式：无补偿模式该模式下反馈回路中没有任何补偿延时电路，内部时钟和输入时钟的相位关系由EPLL的基本特性决定。可编程带宽在模拟锁相环中，环路滤波器的带宽决定了时钟锁定时间和时钟输出的抖动（Jitter）。带宽大：时钟锁定快，时钟输出的抖动容易受到时钟输入的影响。带宽小：时钟锁定时间长，时钟输出的抖动受到时钟输入的影响小。频谱扩展EPLL的频谱扩展功能是把集中在某个频点上的能量分散在某一段频谱上，这样可以显著减小PLL的EMI，但同时也会引入时钟抖动。高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/ODSP块在数字信号处理（DSP）领域，最常用的功能函数包括有限冲击相应滤波器（FIR）、无限冲击相应滤波器（IIR）、快速傅立叶变换（FFT）、离散余弦变换（DCT）等。这些函数往往是更复杂系统的组成部分，如W-CDMA基站、基于互联网的语音（VoIP）和数字高清电视（HDTV）等。虽然这些系统非常复杂，但它们都有相似的功能单元，如乘法器和乘累加器等。Stratix中的DSP块集成了乘、加/减/累加、求和这几种算术操作，并且在这些计算的路径中集成了可选的寄存器级，可以实现高性能的DSP算法。DSP块结构TheDSPblockconsistsofthefollowingelements:AmultiplierblockAnadder/subtractor/accumulatorblockAsummationblockAnoutputinterfaceOutputregistersRoutingandcontrolsignalsDSP块工作模式简单乘法器：实现基本的乘法器功能。乘累加：每次实现两数的相乘，并把乘得的结果相累加。2乘加：把2个乘的结果相加/减，常用在复数乘法、FFT中。4乘加：把4个乘的结果相加，常用在FIR的设计中。DSP块工作模式高端FPGA：Stratix系列器件概述平面布局逻辑阵列块（LAB）、互连线（Interconnect）资源、逻辑单元（LE）内嵌RAM块时钟网络和锁相环DSP块I/OIOE结构TheIOEinStratixdevicescontainsabidirectionalI/Obuffer,sixregisters,andalatchforacompleteembeddedbidirectionalsingledatarateorDDRtransfer.IO特性支持丰富的接口标准可编程驱动电流强度漏极开路（Open-Drain）输出摆率（Slew-rate）控制总线保持（Bus-hold）可编程上拉电阻可编程输入输出延时差分片上终端匹配（On-ChipTermination）支持多I/O电压：3.3V、2.