ch52 PLD

5.2可编程逻辑器件5.2.1可编程逻辑器件概述5.2.2可编程只读存储器PROM5.2.3可编程逻辑阵列PLA5.2.4可编程阵列逻辑PAL5.2.5通用阵列逻辑GAL5.2.6复杂可编程逻辑器件CPLD5.2.7现场可编程门阵列FPGA1.为什么要了解可编程逻辑器件的结构？5.2.1可编程逻辑器件概述A：要求设计一个逻辑函数：P=(A2XNORB2)XOR(A1XNORB1)XOR(A0XNORB0)5.2.1可编程逻辑器件概述B：要求设计二个10进制计数器，其中一个时钟为1MHz，另一个时钟为100kHz。（要求用同步设计）所用器件均为GAL20V10，其包括10个I/O口、12个输入口、10个寄存器单元，最高频率为125MGAL22V10结构图GAL22V10输出逻辑宏单元结构图结果A：器件适配出错无法实现设计B：器件适配出错无法实现设计无法实现的理由A：该方程化简后有32个乘积项，需输出宏单元提供32个与门，但或门最多的管脚也只有16个与门B：该可编程器件所有寄存器的时钟脚都连到了一起，所以只能有一个时钟输入信号解决方案A：多级宏单元级连将P=(A2XNORB2)XOR(A1XNORB1)XOR(A0XNORB0)改为：P1=(A2XNORB2)XOR(A1XNORB1)8个乘积项P=P1XOR(A0XNORB0)4个乘积项B：选用其他器件结论我们有必要对可编程器件的硬件结构有一个较深入的了解。2.可编程逻辑器件的分类可编程逻辑器件工厂可编程器件现场可编程器件SPLD简单可编程逻辑器件CPLD复杂可编程逻辑器件FPGA现场可编程门阵列PROM可编程只读存储器PLA可编程逻辑阵列PAL可编程阵列逻辑GAL通用阵列逻辑ROM只读存储器MPGA掩模可编程门阵列5.2.1可编程逻辑器件概述任何组合逻辑电路都可表示为与—或表达式：BCDBAF用两级与—或电路实现3.可编程逻辑器件的基本结构输入电路与门阵列或门阵列输出电路输入项输入乘积项和项反馈输入信号输出任何时序逻辑电路都可组合逻辑电路和触发器组成5.2.1可编程逻辑器件概述与—或阵列的两种物理实现形式用实际的与—或电路实现由查找表（LUT）实现5.2.1可编程逻辑器件概述查找表（LookUpTable）实际上是用静态存储器（SRAM）构成函数发生器。可一实现任意4变量的组合电路ABCDFRAM116）（LUT5.2.1可编程逻辑器件概述用LUT实现逻辑电路的例子实际逻辑电路LUT的实现方式a,b,c,d输入逻辑输出地址RAM中存储的内容000000011111….0001000000011111….00015.2.1可编程逻辑器件概述查找表结构器件5.2.1可编程逻辑器件概述ABCD4.PLD的逻辑符号表示方法固定连接编程连接F1=A•B•C×PLD简化表示法等效电路互补输入与阵列≥11A或阵列A&&≥1AAAAABCDABCDABCDFAFFF5.2.1可编程逻辑器件概述4.PLD的逻辑符号表示方法5.2.1可编程逻辑器件概述ABC0Y1Y2Y&≥1特点：与阵列固定、或阵列可编程与阵列或阵列与阵列最小项或阵列最小项的和项5.2.2可编程只读存储器PROM例：用PROM实现以下逻辑函数：CABABCCBAYCBACBAABCYCBACBAABCY210对于大多数逻辑函数而言，并不需要使用全部最小项，造成浪费CBACBACBACBACBA&≥1ABCY0Y1Y25.2.2可编程只读存储器PROM5.2.3可编程逻辑阵列PLA特点：与阵列、或阵列均可编程&≥1ABCY0Y1Y2CABABCCBAYCBACBAABCYCBACBAABCBAABCY210例：用PLA实现逻辑函数CBACBACBACBACBA&≥1ABCY0Y1Y25.2.3可编程逻辑阵列PLAPAL的与阵列可编程，或阵列是固定的。≥1&YCBA5.2.4可编程阵列逻辑PAL4种常见的PLD输出电路结构（1）专用输出基本门阵列结构≥1&Y（2）带反馈的可编程I／O结构当EN为0时，三态缓冲器输出为高阻态，对应的I／O引脚作为输入使用；当EN为1时，三态缓冲器处于工作状态，对应的I／O引脚作为输出使用。4种常见的PLD输出电路结构输出端为一个可编程控制的三态缓冲器，输出端经过一个互补输出的缓冲器反馈到与逻辑阵列上。≥1&I/OEN≥1&=1I/OABS65410,,mmmmmCBAF732,,mmmCBAF（3）带异或门的输入输出结构m2m3m7F(A,B,C)F(A,B,C)=14种常见的PLD输出电路结构（4）寄存器型输出结构适合于实现计数器、移位寄存器等时序逻辑电路≥1&CLK1DC1OEI/O4种常见的PLD输出电路结构阵列容量较小，不适合于实现规模较大的设计对象。片内触发器资源不足。不能适用于规模较大的时序电路。输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连接的灵活性。编程下载必须将芯片插入专用设备，使得编程不够方便，设计人员企盼提供一种更加直捷、不必拔插待编程芯片就可下载的编程技术。简单可编程逻辑器件存在的问题CPLD是由简单可编程逻辑器件发展起来的,其主体结构仍是与或阵列。5.2.6复杂可编程逻辑器件CPLD自从90年代初Lattice公司高性能的具有在系统可编程ISP(InSystemProgrammable)功能的CPLD以来,CPLD获得了迅速发展。5.2.6复杂可编程逻辑器件CPLDCPLD主流产品：Altera公司MAX7000系列；MAX3000系列；MAXII系列。5.2.6复杂可编程逻辑器件CPLD特性EMP7032SEMP7064SEMP7128SEMP7192SEMP7256S可用门数6001250250037505000宏单元数3264128192256逻辑阵列块2481216最多可用I/O引脚3668100124164Tpd（ns）5567.57.5fCNT（MHz）175.4175.4147.1125128.25.2.6复杂可编程逻辑器件CPLDAltera公司MAX7000系列MAX7128S的主要性能：•基于E2PROM的PLD•5.0V电源电压•具有JTAG接口和ISP功能•芯片容量从600~5000门•引脚至引脚之间的延迟5nS•多种封装形式44Pin~208Pin•多电压I/O接口，可以与3.3V和5V器件接口5.2.6复杂可编程逻辑器件CPLDMAX7128S的封装PLCC封装，84PinTQFP封装，100Pin5.2.6复杂可编程逻辑器件CPLD49~64宏单元LABD17~32宏单元LABB33~48宏单元LABC1~16宏单元LABA可编程内连阵列输入/全局时钟1输入/全局时钟2输入/输出使能1输入/全局清零I/O控制块6输出使能6输出使能6~126~126~126~126~126~126~126~1236363636161616166~126~126~126~12I/O控制块I/O控制块I/O控制块6~12I/O引脚6~12I/O引脚6~12I/O引脚6~12I/O引脚6666MAX7000S的结构和工作原理逻辑阵列块宏单元可编程连线阵PIAI/O控制块5.2.6复杂可编程逻辑器件CPLDMAX7000S宏单元的结构和原理乘积项选择矩阵乘积项逻辑阵列来自PIA的36个信号VCCDENACLRNPRNQ通往PIA全局清零全局时钟寄存器旁路来自I/O引脚通往I/O模块并行扩展项共享逻辑扩展项可编程触发器可编程与阵列和固定的或阵列从逻辑单元结构可以看到，既可实现组合逻辑电路也可实现时序逻辑电路。5.2.6复杂可编程逻辑器件CPLD通过在可编程连线阵上布线，将不同的LAB相互连接，构成所需逻辑。MAX7000S的专用输入、I/O引脚和宏单元输出都连接到PIA，而PIA把这些信号送到器件内的各个地方。MAX7000S的PIA具有固定延时，从而消除了信号之间的延迟偏移，使时间性能更容易预测。可编程连线阵列PIA5.2.6复杂可编程逻辑器件CPLDI/O控制块VCCGND来自宏单元漏极开路控制电压摆率控制快速输入到宏单元寄存器到PIA6个全局输出使能信号PIA三态缓冲器5.2.6复杂可编程逻辑器件CPLDCoreVCCIOVCCIOVCCINTGNDGNDGND多电压（Multivolt）I/O接口VCCINT接5.0V电源当VCCIO接5.0V电源，输出电平与5.0V系统兼容当VCCIO接3.3V电源，输出电平与3.3V系统兼容5.2.6复杂可编程逻辑器件CPLDFPGA是一种高密度的可编程逻辑器件,自从Xilinx公司1985年推出第一片FPGA以来,FPGA的集成密度和性能提高很快,其集成密度最高达1000万门/片以上,系统性能可达300MHz。由于FPGA器件集成度高,方便易用,开发和上市周期短,在数字设计和电子生产中得到迅速普及和应用。5.2.7现场可编程门阵列FPGA主流芯片Altera公司：Cyclone系列，CycloneII系列，CycloneIII系列5.2.7现场可编程门阵列FPGACycloneII系列器件性能对照表特性EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70LEs4608825618752332165052868416M4KRAM块263652105129250总比特数1198081658882396164838405944321152000嵌入式乘法器1318263586150PLLs224444最多I/O引脚1581823154754506225.2.7现场可编程门阵列FPGAPLLPLLPLLPLLIOEsIOEsIOEsLogicArrayLogicArrayLogicArrayLogicArrayIOEsEmbeddedMultipliersM4KBlocksM4KBlocksCycloneII系列器件结构5.2.7现场可编程门阵列FPGA逻辑单元LEENACLRNdata1data2data3data4Look-UpTable(LUT)CarryChainLABCarry-InRegisterChainRoutingFromPreviousLELAB-WideSynchronousLoadLAB-WideSynchronousClearSynchronousLoadandClearLogicRegisterBypassPackedRegisterSelectProgrammableRegisterRegisterFeedbacklabclr1labclr2Chip-WideResetlabclk1labclk2labclkena1labclkena2Clock&ClockEnableSelectLABCarry-OutRow,Column,AndDirectLinkRoutingRow,Column,AndDirectLinkRoutingLocalRoutingRegisterChainOutputDQAsynchronousClearLogic5.2.7现场可编程门阵列FPGA嵌入式存储器块嵌入存储器由4Kbit（4096存储位）的M4K存储器块组成M4K存储器块的数据传输率超过250MHz。每个M4KRAM块能够构成不同类型的存储器，包括真双口RAM、简单双口RAM、单口RAM、ROM和FIFO。支持混合宽度模式，端口位宽根据需要可配置成4K×1、2K×2、1K×4、512×8、512×9、256×16、256×18、128×32、128×36等多种尺寸。5.2.7现场可编程门阵列FPGA单口RAMaddress[]data[]q[]wreninclockinclockenoutclockoutclockenSinglePortRAMDatainAddressDataOutWriteEnableDQENADQENAdata[]address[]DQ