PLD、PLA、PAL及GAL

1数字电路与系统光电工程学院电子电路教学中心南京邮电大学2第十章可编程逻辑器件一、概念二、开发环境三、开发过程第一节PLD的基本结构一、PLD实现各种逻辑功能的依据二、PLD的总体结构3第二节PLD的表示方法一、缓冲电路二、与门、或门及连接表示三、多路选择器第三节PLD的分类一、PLD的集成度分类二、PLD的制造工艺分类4第四节可编程逻辑阵列PLA一、PLA基本结构二、PLA应用举例第五节可编程阵列逻辑PAL一、专用输出结构二、可编程输入/输出结构三、寄存器输出结构四、异或输出结构5一、GAL16V8总体结构第六节通用阵列逻辑GAL二、输出逻辑宏单元（OLMC）1.OLMC的结构：2.GAL16V8的结构控制字3.OLMC的配置三、行地址结构6第十章可编程逻辑器件一、概念PLDASIC利用EDA工具PLD:ProgrammableLogicDevice；ASIC:ApplicationSpecificIntegratedCircuit；EDA:ElectronicsDesignAutomation；CAD:ComputerAidedDesign；CAA:ComputerAidedAnalysis；CAT:ComputerAidedTest；7二、开发环境1.PLD开发软件LatticeISPSynarioSystem.2.PLD开发硬件编程器（编程电缆）；AlteraMAX+PlusII;XilinxFundation3.1i;PC机（或工作站）。8三、开发过程输入DesignEntry功能仿真定时分析SimulationSynthesisFittingTimingAnalysisProgramming编程适配综合9※逻辑综合(LogicSynthesis)选择合适的逻辑化简法，使逻辑简化并除去冗余逻辑，保证尽可能有效地使用指定器件的逻辑资源，逻辑综合选项可让设计者指定一种综合方式，特定的器件系列可采用特定的综合选项来充分利用其结构特点。※网表文件(Netlist)包含综合后的功能信息和定时信息。10※功能仿真(Simulation)使用网表文件，对一个设计进行功能仿真。※定时分析(TimingAnalysis)能计算设计中点到点的延时，确定在器件引脚上要求的上升和保持时间，估计最大时钟频率。11※适配(Fitting)运用试探规则，在一个或多个器件（即多器件划分(Multi-devicePartitioning),一个设计太大，无法用单个器件来实现，可将一个设计分成同系列的多个器件，在使器件间通信的引脚数最少的同时，尽可能把一个设计用最小数量的器件来实现）中选择最好的实现方案。这种自动试配将设计者从繁琐的布局布线中解脱出来。12※编程文件有编程器目标文件(.POF)、SRAM目标文件(.SOF)、JEDEC文件(.JED)、十六进制(Intel格式)文件(.HEX)、Tabular文本文件(.TTF)、串行位流文件(.SBF)等。13第一节PLD的基本结构一、PLD实现各种逻辑功能的依据二、传统PLD的总体结构图10.1.1传统PLD的总体结构输出电路输入电路与阵列或阵列外部数据输入数据输出输入项乘积项和项反馈……14三、多路选择器第二节PLD的表示方法一、缓冲电路二、与门、或门及连接表示151AAA123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:固定连接编程连接断开图10.2.3PLD中连接方式表示图10.2.1PLD输入缓冲电路16123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:&与门1或门传统表示法FFFPLD表示法ABC&ABCABCF≥1ABC图10.2.2PLD中的与门、或门表示17图10.2.4PLD中的多路选择器00011011ABCDC0FC118第三节PLD的分类一、PLD的集成度分类图10.3.1PLD的密度分类可编程逻辑器件PLD低密度可编程逻辑器件LDPLD高密度可编程逻辑器件HDPLDPROMPLAPALGALCPLDFPGA191.低密度可编程逻辑器件(LDPLD:Low-DensityPLD)(1)PROM(ProgrammableROM)20世纪70年代初。与阵列固定，或阵列可编程。(2)PLA(ProgrammableLogicArray)20世纪70年代初。与阵列、或阵列都可编程。(3)PAL(ProgrammableArrayLogic)20世纪70年代末。与阵列可编程，或阵列固定。(4)GAL(GenericArrayLogic)20世纪80年代初。大部分与阵列可编程，或阵列固定。202.高密度可编程逻辑器件(HDPLD:High-DensityPLD)(1)CPLD(ComplexPLD)20世纪80年代中。20世纪80年代中。(2)FPGA(FieldProgrammableGateArray)21(1)逻辑单元两者的区别：①CPLD逻辑单元大(通常其变量数约20～28个)，单元功能强大，一般的逻辑在单元内即可实现；②FPGA逻辑逻辑单元小(输入变量通常4~8个，输出1~2个)，逻辑功能弱，如要实现一个较复杂的功能，需要几个单元组合起来才能完成。22(2)逻辑单元间的互连①CPLD：集总式，其特点是总线上任意一对输入端与输出端之间的延时相等，且是可预测的。②FPGA：分布式，其特点是互连方式较多，有通用互连、直接互连、长线等方式。实现同一个功能可能有不同的方案，其延时是不等的。而且一般情况下比CPLD大。23CBA集总式互连分布式互连CBA24(3)编程工艺①CPLD：通常采用EPROM、E2PROM、Flash工艺。②FPGA：通常采用SRAM、反熔丝(Actel公司)工艺。25二、PLD的制造工艺分类1.一次性编程的PLD2.紫外线可擦除的PLD(EPLD)20min,几十次。3.电可擦除的PLD(EEPLD)10ms,上千次。4.采用SRAM结构的PLD无限次。（熔丝、反熔丝工艺）（EPROM工艺）（E2PROM、Flash工艺）（SRAM工艺）26第四节可编程逻辑阵列PLA一、PLA基本结构图10.4.1PLA的基本结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:1ABC输入电路与阵列或阵列FFF12311&≥127二、PLA应用举例例用PLA器件实现函数,)7,6,4,3(),,(0121mAAAF。)7,4,3,2,0(),,(0122mAAAF解用PLA器件实现，需3个输入端，2个输出端。用卡诺图法化简，得出F1、F2的最简与或式：01020121),,(AAAAAAAF0112010122),,(AAAAAAAAAF相应的实现电路如图10.4.2所示。28图10.4.2用PLA实现组合函数的设计123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:111AAAFF12012&≥129第五节可编程阵列逻辑PAL一、专用输出结构输出端或门结构：高电平有效※或非门结构：低电平有效互补输出结构※给定I2I1I0=000，则包含m0的Qi端输出“1”，否则，输出0。30二、可编程输入/输出结构通过编程确定EN的值为1，作输出端为0，作输入端三、寄存器输出结构四、异或输出结构31图10.5.1PAL器件的基本电路结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:1III输入电路可编程与阵列固定或阵列OOO01211012&≥132图10.5.2专用输出结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:11OO输入行I&&≥1≥133图10.5.3可编程输入/输出结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:1EN11I/O输入行I&≥134图10.5.4寄存器输出结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:EN11DC11CLOCKOEQI输入行1&≥135图10.5.5异或输出结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002SheetofFile:C:\MyDocuments\数电课件\第十章.DdbDrawnBy:EN11DC11111CLOCKOEQI输入行&&=1136第六节通用阵列逻辑GAL一、GAL16V8总体结构8个输入缓冲器；8个输出反相器；8个输出反馈/输入缓冲器；1个时钟输入缓冲器；1个选通信号输入反相器；20个引脚的器件；373839…………1111EN&19270031CLKOLMC（19）401.8×8个与门，可实现64个乘积项(ProductTerm)。2.每个与门有32个输入端（每个乘积项可包含16个变量）。3.每个输出端最多只能包含8个乘积项，当表达式逻辑化简后，乘积项数多于8个时，则必须适当拆开，再分配给另一个OLMC。4.最多有16个引脚作为输入端（指16个输入变量，CLK不属于输入变量），最多有8个引脚作为输出端。41二、输出逻辑宏单元（OLMC）1.OLMC的结构：(1)8输入的或门(2)异或门：控制输出信号的极性高电平有效低电平有效(3)DFF(4)4个多路选择器①乘积项多路选择器(PTMUX—ProductTermMultiplexer)42②三态多路选择器(TSMUX)③输出多路选择器(OMUX)④反馈多路选择器(FMUX)111110101100011010001000I/O（n）Q来自邻级输出(m)AC0AC1(n)AC1(m)12、19号OLMC中的FMUX：AC0为SYN，AC1(m)为SYN。43表10.6.1FMUX的控制功能表AC0AC1(n)AC1(m)反馈信号来源10×本单元触发器Q端11×本单元I./O端0×1邻级(m)输出0×0低电平“0”(地)***在LOMC(12)和OLMC(19)中SYN代替AC0，SYN代替AC1(m)。44图10.6.2OLMC的结构框图452.GAL16V8的结构控制字GAL16V8的各种配置由结构控制字确定。图10.6.3GAL16V8结构控制字的组成32位乘积项禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘积项禁止位82位12～1516～1912～19(n)(n)(n)PT63～PT32PT31～PT0463.OLMC的配置(1)当GAL16V8实现某一具体的逻辑功能时，SYN、AC0、AC1(n)只能取101、100或111或011、010三者之一。47(2)在101、100取值