《物联网理论与技术》第6章：触发器及含触发器的PLD

第6章触发器及含触发器的PLD6.1触发器概述特点两个互补的输出端Q和有两个稳定状态。Q可以从一个稳定状态转移到另一个稳定状态。种类J-K触发器R-S触发器D触发器T触发器含有触发器的逻辑电路称为时序逻辑电路，其特性结构决定了电路具有如下特征：①电路由组合电路和存储电路组成，具有对过去输入保持记忆的功能；②电路中包含反馈回路，通过反馈使电路功能与“时序”相关；③电路的输出由电路当时的输入情况和状态(对过去输入记忆的结果)共同决定。6.2RS触发器6.2.1基本RS触发器图6-1两种不同逻辑门组成的基本RS触发器6.2.1基本RS触发器表6-1或非门组成的基本RS触发器的真值表RSQ触发器状态00110101不变100*不变010*保持置1置0不定QRSQ触发器状态001101011*01不变1*10不变不定置0置1保持Q表6-2与非门组成的RS触发器的真值表6.2RS触发器6.2.1基本RS触发器图6-2基本RS触发器的仿真波形图(a)或非门组成的基本RS触发器的波形图(b)与非门组成的基本RS触发器的波形图6.2.2钟控RS触发器Q（a）电路结构（b）逻辑符号图6-3钟控RS触发器G2G1QSCPRG3G4QQSCPRSRQQ6.2.2钟控RS触发器CPSRQnQn+1功能说明00××××0101Qn+1=Qn保持1100000101Qn+1=Qn保持1101010100Qn+1=0置01110100111Qn+1=1置1111111011*1*不允许表6-3钟控RS触发器状态转换真值表钟控RS触发器的特性方程n1nQSRQ0(RS约束条件）（6-1）6.2.2钟控RS触发器图6-4RS触发器“空翻”波形图6.2.3RS触发器的应用（a）图6-5开关触点抖动消除电路QBVCCQR2R1ASR+5VS0VRQ开关接A后开关离开A打到B开关接B后开关离开B打到A开关接A后（b）6.3D触发器6.3.1电平触发型D触发器图6-6D触发器（a）电路结构（b）逻辑符号表6-4D触发器真值表（CP=1时）（6-2）DQn1n1nQSRQ0RS6.3.1电平触发型D触发器图6-7例6-1的电路图与时序波形图【例6-1】电平触发型D触发器的电路如图6-7所示，D为输入信号，CP为时钟信号，设初始状态为0，确定输出端Q的波形。解：在CP=1时，Q输出端的信号总是和D输入信号相同；而在CP=0时，Q的输出保持原来的状态不变。故Q输出波形如图6-7所示。这可以用QuartusII来验证。6.3.2边沿触发型D触发器DCP1DC1DCP1DC1（a）上升沿触发（b）下降沿触发图6-8边沿D触发器逻辑符号QQQQ6.3.2边沿触发型D触发器DFLIP-FLOPS2D2PRN1CLK1D1PRN2CLK2CLRN1CLRN1QN2Q2QN1Q7474inst图6-974LS74结构图图6-107474的内部结构带异步清零端和异步置1端的边沿D触6.3.2边沿触发型D触发器【例6-2】图6-11中为上升沿触发型D触发器的输入信号和时钟脉冲波形，设触发器的初始状态为0，确定输出信号Q的波形。解：把握边沿触发型D触发器工作特性的关键是，确认每个时钟脉冲CP上升沿之后的输出状态等于该上升沿前一瞬间D信号的状态，此状态将保持到下一个时钟脉冲CP上升沿到来时。由此可画出输出Q的波形如图6-11所示。图6-11例6-2波形图【例6-3】图6-12为边沿D触发器构成的电路图，设触发器的初始状态Q1Q0=00，试确定Q0及Q1在时钟脉冲作用下的波形（参考图6-13）。最后用QuartusII的时序仿真器验证，设目标器件是EP2C5T144C8。图6-12例6-3电路图6-13例6-3波形图解：由于两个D触发器的输入信号分别为另一个D触发器的输出，因此在确定它们的输出端波形时，应分段交替画出Q0及Q1的波形（图6-13）。第1个CP脉冲到来时，初始状态Q1Q0=00，D0=1，D1=0，因此Q0=1，Q1=0；第2个CP脉冲到来时，现态Q1Q0=10，D0=1，D1=1，因此Q0=1，Q1=1；第3个CP脉冲到来时，现态Q1Q0=11，D0=0，D1=1，因此Q0=0，Q1=1；第4个CP脉冲到来时，现态Q1Q0=01，D0=0，D1=0，因此Q0=0，Q1=0。6.4主从触发器6.4.1主从RS触发器图6-14主从RS触发器从触发器主触发器SRCPCPQQSRQQQmQmSRQQSCPRQQ等效6.4.1主从RS触发器工作原理可简述为：（1）CP=1期间：10nnmmQSRQRS（6-3）（2）CP由1变为0，即下降沿到来时：110nnnnmmQQSRQSRQRS（6-4）（3）CP=0期间：6.4.2主从JK触发器图6-15主从JK触发器,nnSJQRKQ（b）主从JK触发器的逻辑符号QQSRQQQmQmSRQQJCPK（a）主从JK触发器内部电路JCPKQQJK主从6.4.2主从JK触发器表6-5主从JK触发器状态转换真值表（CP下降沿时）1nnnnnnnQSRQJQKQQJQKQ（6-5）JKQnQn+1功能00000101保持00110100置011000111置111110110翻转nnQQ101nQ11nQnnQQ16.4.2主从JK触发器图6-16主从JK触发器时序图在第1个CP高电平期间，J＝1，K＝0，Qn+1为1；在第2个CP高电平期间，J＝0，K＝1，Qn+1置为0；在第3个CP高电平期间，J＝1，K＝1，Qn+1翻转为1；在第4个CP高电平期间，J＝0，K＝0，Qn+1保持不变.6.4.3边沿触发型JK触发器图6-17下降沿触发的JK触发器JKFLIP-FLOPS1K1J1PRN1CLK1CLRN2K2J2PRN2CLK2CLRN1QN2Q1Q2QN74112inst1JKFLIP-FLOPS1PRN2PRN1J1K1CLK2J2K2CLK1QN1Q2Q2QN74113inst2JKFLIP-FLOPS1PRN2J2PRN1KCLK1J2KCLRN2Q1QN1Q2QN74114inst46.4.3边沿触发型JK触发器图6-18下降沿触发型JK触发器内部结构VCC1PRNINPUTGND1JINPUTGND1KINPUTVCC1CLRNINPUTVCC1CLKINPUT1QNOUTPUT1QOUTPUTNOT23NOT6PRNCLRNKJQJKFF8741126.4.3边沿触发型JK触发器图6-19触发器74LS73和74LS766.4.3边沿触发型JK触发器图6-20双上升沿JK触发器74LS73的内部结构6.4.3边沿触发型JK触发器图6-21上升沿JK触发器的仿真波形6.4.3边沿触发型JK触发器图6-22例6-4波形图【例6-4】设上升沿JK触发器的初态为0，输入信号波形如图6-21所示，试画出它的输出波形。解：（1）以时钟CP的上升降沿为基准，划分时间间隔，CP上升沿到来前为现态，上升沿到来后为次态；（2）每个时钟脉冲上升沿到来后，根据触发器的特性方程或状态转换真值表确定其次态。输出波形如图6-21所示。图6-23例6-5电路图【例6-5】设上升沿JK触发器电路如图6-22所示，其初态为0，输入信号波形如图6-23所示，试画出它的输出波形。PRNCLRNKJQJKFF1NOT16VCCRDINPUTVCCSDINPUTVCCJINPUTVCCCLKINPUTVCCKINPUTQOUTPUTQNOUTPUT解：图6-24例6-5仿真波形图6.4.3边沿触发型JK触发器图6-25例6-6逻辑电路图【例6-6】边沿JK触发器FF0和FF1的连接如图6-24所示，设两个触发器的初始状态都是0状态，试确定输出端Q1、Q0的波形，并写出由这些波形所表示的二进制序列。最后用QuartusII的时序仿真器验证，设目标器件是EP2C5T144C8。解：VCCCLKINPUTVCCQ0OUTPUTQ1OUTPUTNOTinstNOTinst4VCCPRNCLRNKJQJKFFFF0PRNCLRNKJQJKFFFF1000101012113000101012113000二进制序列二进制序列图6-26例6-6输出波形6.4.3边沿触发型JK触发器6.5不同类型触发器的相互转换6.5.1D触发器转换为JK、T和T＇触发器图6-27用D触发器构成的JK触发器1．D触发器转换成JK触发器1nQD1nnnQJQKQnnDJQKQ6.5.1D触发器转换为JK、T和T＇触发器表6-6T触发器真值表2．T触发器和T＇触发器TQn+1功能说明01保持翻转nQnQQn+1功能说明翻转nQ表6-7T＇触发器真值表6.5.1D触发器转换为JK、T和T＇触发器（a)用D触发器构成的T触发器3.D触发器转换成T、T＇触发器(b)用D触发器构成的T＇触发器1nnnnQTQTQTQ1nQDnDTQ图6-28T、T＇触发器6.5.2JK触发器转换为D触发器图6-29JK触发器构成的D触发器1nnnQDDQDQ1nnnQJQKQDKD,J6.6基于D触发器的简易滤波电路设计图6-30频率概念说明图1.信号频率和周期的概念Tt如果t=1秒，则称此信号的频率F=6Hz。显然，频率与周期的关系是倒数关系：F=1/T图6-31在信号上升与下降沿含随机干扰抖动信号的信号2.去抖动电路设计图6-32消抖动电路图6-33消抖动电路仿真波形3.时序仿真图6-34设置时钟周期图6-35关闭分格限制6.7硬件延时电路1.设计一个库元件图6-36DFF4四位寄存器电路图6-37将DFF4原理图电路转换成元件符号2.设计顶层电路图6-38延时测试电路3.时序仿真图6-39设置仿真用输入数据3.时序仿真图6-40设置递增型输入数据时间间隔3.时序仿真图6-41设置仿真信号数据表述格式3.时序仿真图6-42图6-38电路仿真波形6.8含触发器的PLD结构6.8.1通用可编程逻辑器件GAL图6-43GAL16V8的逻辑图6.8.1通用可编程逻辑器件GAL图6-44逻辑宏单元OLMC的逻辑结构图6.8.1通用可编程逻辑器件GAL图6-45寄存器输出结构1．寄存器模式图6-46寄存器模式组合双向输出结构6.8.1通用可编程逻辑器件GAL图6-47组合输出双向结构2．复合模式图6-48复合型组合输出结构6.8.1通用可编程逻辑器件GAL图6-50输出反馈结构图6-51简单模式输出结构3．简单模式图6-49反馈输入结构6.8.2复杂可编程逻辑器件CPLD图6-52MAX7000系列的单个宏单元结构6.8.2复杂可编程逻辑器件CPLD图6-53MAX7128S的结构1．逻辑阵列块LAB6.8.2复杂可编程逻辑器件CPLD2．宏单元宏单元逻辑阵列乘积项选择矩阵可编程寄存器全局时钟信号。全局时钟信号由高电平有效的时钟信号使能。用乘积项实现一个阵列时钟。6.8.2复杂可编程逻辑器件CPLD3．扩展乘积项扩展项共享扩展项并联扩展项局部连线共享扩展项提供的“与非”乘积项宏单元的乘积项逻辑宏单元的乘积项逻辑图6-54共享扩展乘积项结构图6-55并联扩展项馈送方式6.8.2复杂可编程逻辑器件CPLD4．可编程连线阵列(PIA)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件中任何信号连接到其目的地。5．I/O控制块I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地(GND)或电源(VCC)上。6.8.3现场可编程门阵列FPGA1.查找表逻辑结构查找表LUT输入1输入2输入3输入4输出图6-56FPGA查找表单元图6-57FPGA查找表单元内部结构6.8.3现场可编程门阵列FPGA6.