第四组合逻辑电路的分析与设计-资料

第四章组合逻辑电路的分析与设计主要内容一、组合电路的定义和分析三、中规模集成（MSI）组合电路四、用MSI组件实现组合逻辑函数二、组合电路的设计02组合逻辑电路的定义逻辑电路组合逻辑电路时序逻辑电路现时的输出仅取决于现时的输入除与现时输入有关外还与电路的原状态有关0304一、组合电路的分析已知电路图描述电路基本功能基本思想：1.由给定的逻辑图写出逻辑关系表达式。分析方法与步骤2.对逻辑表达式进行必要的化简。3.列出输入输出真值表并得出电路功能的结论。电路结构输入输出之间的逻辑关系电路功能描述05例1：分析下图的逻辑功能。&&&ABFABABBABABABABAFBABABABA11ABF001010100111真值表相同为“1”不同为“0”同或门=1BAF功能：用基本门实现同或门07例2：分析下图的逻辑功能。&2&3&4AB1FM＝1被封锁08&2&3&4AB1F被封锁选通电路09M＝0例3：分析下图的逻辑功能。&&&ABFCoCiαβγBACiBACi)(BA10=1=111CiBACiBAABCiCiBACiBACiFABCiBABCiAABCiBACo)(代入整理后，两输出为：真值表：ABCiFCo0000000110010100110110010101011100111111功能：F为A、B、Ci之和，Co为三个数之和产生的进位命名：一位全加器ABCiFCo全加器半加器ABCS一位集成半加器与全加器13注意：加法器真值表要牢记关于加法：11011001+举例：A=1101,B=1001,计算A+B01101001114二进制加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。15（1）半加器：半加运算不考虑从低位来的进位A---加数；B---被加数；S---本位和；C---进位。ABCS000001011001111016BABABASABC真值表逻辑函数逻辑图半加器ABCS中规模集成逻辑符号17=1&ABSC（2）全加器：相加过程中，既考虑加数、被加数又考虑低位的进位位。集成逻辑符号：18ABCiFCo全加器双全加器SN74LS183的管脚图114SN74H1831A1B1Ci1Co1F2Ci2Co2F2A2BUccGND719应用举例：用一位全加器构成两位加法器。进位A2A1B2B1+CD2D120BFCo全加器ACiF全加器A2A1B2B1D2D1CCoABCi其它加法器芯片：SN74H83---四位串行进位全加器。SN74283---四位超前进位全加器。21ABCiFCo全减器半减器ABCS一位集成半减器与全减器22注意：减法器真值表要牢记例4：分析下图的逻辑功能。23&&&&1Y0Y2Y3YA1A0E11111由图写出输入输出之间的逻辑关系：EAAY010EAAY011EAAY013EAAY01224真值表：A1A01××11110000111001101101011010111110E0Y1Y2Y3Y特别注意：某些符号上的“－”仅表示该符合是低电平有效，不是“非”。25电路功能分析：1）E为1时，无论A1、A0是什么输入输出均为高电平1；2）E为0时，A1、A0的四组不同输入导致对应的一个输出为低电平，其他的输出为高电平；3）E称使能（Enable）端。26电路命名：2-4译码器组合电路分析的总结271）电路从前向后推，逐步写出函数关系，再写真值表，从真值表寻找电路功能；2）对基本组合电路要相当熟悉；3）注意使能（Enable）端。有时多个，常为负电平有效，但也有正电平有效的。28任务要求最简单的逻辑电路基本思想：二、组合电路的设计1.指定实际问题的逻辑符号与含义，列出真值表，根据真值表写出表达式。2.用逻辑代数或卡诺图对逻辑表达式进行化简。3.画出逻辑电路图。设计步骤：29例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1.首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为F，多数赞成时是“1”，否则是“0”。2.根据题意列出逻辑状态真值表。30ABCF00000010010001111000101111011111根据题意，写真值表31ABC000111100100100111ABACBCCABCABF3.画出卡诺图，化简函数：324.根据逻辑表达式画出逻辑图。CABCABF&1&&ABCF33CABCABCABCAB&&&&ABCFCABCABF若用与非门实现34例2.设计一个一位全减器，两个减数分别是A、B，Ci是低位向本位的借位，Co是本位向高位的借位，F是差。解题步骤：1）根据题意和一位二进制数的减法规则，写真值表；2）根据真值表画K图，化简逻辑函数；3）根据所用器件，画出电路图。35ABCiFCo00000001110101101101100101010011000111111.根据题意，写真值表36CiAB000111100101011010CiAB000111100101001110FCo2.画出卡诺图37BCiCiBABCiCiBABCiCiBACiBACo)()(3.化简并根据所用器件调整逻辑函数CiBACiBACiBAABCiCiBAF384.画出逻辑电路图&&&CiBF=1=1CoA1本例完成39401）正确建立给定问题的逻辑描述是关键；2）工程考量，指标兼顾：电路简单，器件多见门类少，级数少，功耗小等；3）不同的逻辑表达式可能功能相同，如组合电路设计的总结CDACBACBDCBAFBDACBACBDCBAF),,,(),,,(41三、中规模集成（MSI）组合电路常用MSI组合逻辑器件：☆编码器☆译码器☆数据选择器（MUX）☆数据分配器☆数码比较器☆加法器减法器42一、译码器译码是将某个二进制编码翻译成电路的某种状态，是将输入的某个二进制编码与电路输出的某种状态相对应。☆二进制译码器☆二-十进制译码器☆显示译码器分类：43（1）二进制译码器将n个输入的组合码译成2n种电路状态。也叫n---2n译码器。译码器的输入：一组二进制代码译码器的输出：一组高低电平信号44450Y1Y2Y3YE0A1A2-4译码器1A0A2A3-8译码器0Y1Y2Y3Y4Y5Y6Y7Y1EAE2BE2常用二进制译码器举例2-4译码器74LS139的内部线路46&&&&1Y0Y2Y3YA1A0E输入使能端输出1111174LS1392-4译码器的功能表A1A01××11110000111001101101011010111110E0Y1Y2Y3Y注意：译码器功能表要牢记47E1E101A11A01Y11Y21Y31Y01A11A01Y11Y21Y31YE202A12A02Y12Y22Y32YccUGND32Y22Y12Y02Y12A02AE274LS139管脚图一片139种含两个2-4译码器48例：利用译码器分时将采样数据送入计算机。0Y1Y2Y3Y0A1AS2-4线译码器ABCD三态门三态门三态门三态门AEBECEDE总线49工作原理：（以A0A1=00为例）000数据0Y1Y2Y3Y0A1AS2-4线译码器ABCD三态门三态门三态门三态门AEBECEDE总线脱离总线50（2）二-十进制译码器（BCD译码器）51将输入的一位BCD码（四位二进制数）译成10种不同的电路状态。1A0A2ABCD译码器0Y1Y2Y3Y4Y5Y6Y7YE8Y9Y3ABCD码（3）显示译码器二-十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。52abcdefg53显示器件：常用的是七段数码显示管abcdefg+5V共阳共阴显示器件：七段数码显示管显示abcdefg011111101011000021101101abcdfge54显示译码器：11474LS49BCBIDAeabcdfgUccGND74LS49的管脚图消隐控制端557功能表（简表）输入输出显示DABIag10XXXX0000000消隐8421码译码显示字型完整的功能表请参考相关的芯片手册。5674LS49与七段显示器件的连接：bfacdegbfacdegBIDCBA+5V+5V74LS49是集电极开路，必须接上拉电阻74LS4957二、数据选择器（MUX）从一组数据中选择一路信号进行传输的电路，称为数据选择器。A0A1D3D2D1D0W控制信号输入信号输出信号数据选择器类似一个多掷开关。选择哪一路信号由相应的一组控制信号控制。5859Y0A1A4选1MUX常用数据选择器举例ED0D1D2D3YE1A2A8选1MUXD0D1D2D30AD4D5D6D7集成电路74LS153输入输出A1A0Y××10000D0010D1100D2110D3E使能端604选1MUX的性质（真值表）4选1MUX的性质（函数式）TmiiiDDDDAADDDDAAAAAAAADmAADAADAADAADY)()()()()()()(3210013210010101013001312010010161时条件：0E4选1MUX的性质（K图）输入输出A1A0Y××10000D0010D1100D2110D3E功能表62时0EA0A10101D0D2D1D3Y输入输出A2A1A0Y×××101000…1110D0…D70D7D～EY集成电路74LS151638选1MUX的性质（真值简表）8选1MUX的性质（函数式）时0ETmiiiDDDDDDDDAAADmAAADAAADAAADAAADAAADAAADAAADAAADY)()()()()()()()()()(765432100127001270126012501240123122021200101648选1MUX的性质（K图）65A0A2A10001111001D0D2D6D4D1D3D7D5YYE1A2A8选1MUXD0D1D2D30AD4D5D6D7时0E用两片74LS151构成十六选一数据选择器•••D0D7•••EA0A1A2Y•••D0D7•••EA0A1A2Y&A0A2A2A3D8D15D0D7=0D0D7=1D0D7用两片74LS151构成十六选一数据选择器•••D0D7•••EA0A1A2Y•••D0D7•••EA0A1A2Y&A0A2A2A3D8D15D0D7=1D8D15=1D8D15三、数码比较器比较两个数的大小或是否相等。1）一位比较器2）四位比较器68（1）一位数值比较器输入输出ABABA=BAB00010010011010011010功能表69输入输出ABABA=BAB00010010011010011010BABA”“ABBABA”“BABA”“70逻辑图逻辑符号A=B&&=1ABABAB71ABABABA=B一位比较器（2）四位数值比较器比较原则：A.先从高位比起,高位大的数值一定大。B.若高位相等,则再比较低位数,最终结果由低位的比较结果决定。72(AB)L(AB)LABA=BAB(A=B)LB1B0B3B2A1A0A3A2四位集成比较器74LS85A3B2A2A1B1A0B0B3B3(AB)(A=B)(AB)ABA=BABGNDA0B0B1A1A2B2A3UCC低位比较结果比较结果，可向高位输出(AB)L(A=B)L(AB)LABA=BAB73例：七位二进制数比较器。（采用两片74LS85）（AB