Basys 2数字电路实验指导书

1Basys2数字电路实验指导书同学们先去网上下载ISE软件，破解并安装！2前言一、实验课目的EDA实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及Verilog语言、组合逻辑电路设计、流水灯设计、计数器设计、扫描显示电路的驱动、综合层次性实验——交通灯或数字秒表设计实验。要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog语言的编程，掌握数字电路和系统的设计。通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。培养学生使用EDA实验设备的能力以及运用实验方法解决实际问题的能力。二、实验要求：1.课前预习①认真阅读实验指导书，了解实验内容；②认真阅读有关实验的理论知识；③读懂程序代码。2.实验过程①按时到达实验室；②认真听取老师对实验内容及实验要求的讲解；③认真进行实验的每一步，观察程序代码与仿真结果是否相符；④将实验过程中程序代码和仿真结果提交给老师审查；⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。3.实验报告①按要求认真填写实验报告书；3②认真分析实验结果；③按时将实验报告交给老师批阅。三、实验学生守则1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西；2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件；3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线；4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。4目录实验一ISE开发环境入门_五人表决器……………………………………………4实验二加法器、乘法器、比较器的设计……………………………………………26实验三流水灯………………………………………………………………………28实验四计数器………………………………………………………………………30实验五综合层次性实验——交通灯设计…………………………………………32实验六综合层次性实验——数字秒表设计………………………………………34附录一basys2开发板资料………………………………………………………365实验一ISE开发环境入门一、实验目的1.了解ISE开发环境及基本操作。2.熟悉设计方法和步骤。3.掌握电路的综合和实现。4.掌握电路仿真与时序分析。5.熟悉3/8线译码器工作原理和五人表决器设计。二、实验内容和基本原理1.以3/8线译码器为例，总体思路以Basys2开发板中的三个拨位开关，SW2，SW1,SW0为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在八个发光二级管（LD7~LD0）上显示。2.输入与输出之间逻辑关系3.以Basys2开发板中的五个拨位开关，SW4，SW3,SW2，SW1,SW0为五个输入信号，可以代表五个表决的人，当五个人中有三个以上同意时，则表决通过，并将表决的结果在LD0上显示出来。4.其真值表：输入输出ABCDEF0011110101110110110111011001111010111011011100111101016111001011111101111110111111011111101111111others05.输入与输出之间逻辑关系f=abc+abd+abe+acd+ace+ade+bcd+bce+bde+cde;三、主要仪器和设备主要仪器和设备：计算机，Basys2开发板。图1Basys2开发板7四、ISE开发环境1、建立工程。①选择菜单“File”→“NewPreject”。②进入新建工程向导对话框点击NewProject…8②点击“Next”后，进入工程设置对话框。输入工程名字：experiment1工程所在目录点击“Next”按纽顶层源文件类型9对如下选项进行设置：Family:Spartan3EDevice:XC3S100EPackage:CP132TOP-LevelSource：HDLSynthesisTool：XST（VHDL/Verilog）Simulator：ISim（VHDL/Verilog）PreferredLanguage：Verilog③点击“Next”后，进入工程摘要对话框。产品范围(productcategory)芯片的系列(Family)具体的芯片型号(Device)封装类型（Package）速度信息（speed）综合工具（SynthesisTool)仿真工具（Simulator）喜欢的语言（VHDL/Verilog）点击“Next”按钮10④点击“Finish”后，完成工程的创建。点击“Finish”按钮112、建立Verilog源文件。①选中器件名字，点击鼠标右键，弹出一个快捷菜单。生成了空的工程框架工程名器件名字12②选中“NewSource”，进入新建源文件向导对话框，输入文件名。选中器件名字，点击鼠标右键选中NewSource0IP生成向导000000000原理图文件用户文档文件Verilog模块模板文件Verilog测试平台模板文件VHDL模块模板文件VHDL库模板文件VHDL包模板文件VHDL测试平台模板文件片上系统设计向导13③点击“Next”后，进入定义模块对话框，进行端口指定。0选择VHDLModule0输入”experiment”作为VHDL模块的名字点击“Next”按钮指定端口名指定端口方向0指定位宽点击“Next”14④点击“Next”后，进入概要对话框。⑤点击“Finish”后，回到ISE主界面。点击“Finish”15⑥输入源程序代码：moduleexperiment1(output[7:0]ld,input[2:0]sw);assignld[0]=~sw[2]&~sw[1]&~sw[0];assignld[1]=~sw[2]&~sw[1]&sw[0];assignld[2]=~sw[2]&sw[1]&~sw[0];assignld[3]=~sw[2]&sw[1]&sw[0];assignld[4]=sw[2]&~sw[1]&~sw[0];assignld[5]=sw[2]&~sw[1]&sw[0];assignld[6]=sw[2]&sw[1]&~sw[0];assignld[7]=sw[2]&sw[1]&sw[0];endmodule3、综合。生成的experiment1.v文件添加代码到experiment1.v文件中164、仿真。①先选中Simulation，然后选中器件名字，点击鼠标右键，弹出一个快捷菜单。②点击“NewSource”后，进入选择源文件类型对话框。选中experiment1.v文件双击进行综合17③选择关联文件④概要18⑤进入仿真测试文件编辑窗口⑥输入测试程序代码19moduletest;reg[2:0]sw;wire[7:0]ld;experiment1uut(.ld(ld),.sw(sw));initialbeginsw=8'b000;#100sw=3'b001;#100sw=8'b010;#100sw=8'b011;#100sw=8'b100;#100sw=8'b101;#100sw=8'b110;#100sw=8'b111;endendmodule⑦右键单击“SimulateBehavioralModel”弹出快捷菜单，点击“run”命令。20⑧进入ISim仿真器界面，选中Simulation菜单中的“Run”命令。⑨显示仿真波形时序图。5、编写约束文件。①选中器件名字，点击鼠标右键，弹出一个快捷菜单。21②选中“NewSource”，进入新建源文件向导对话框，输入约束文件名。选中器件名字，点击鼠标右键选中NewSource选中实现约束文件输入约束文件名点击“Next”按钮22③点击“Next”后，进入概要对话框。④点击“Finish”后，回到ISE主界面，编辑约束文件。⑤输入约束文件代码NETsw2LOC=K3;NETsw1LOC=L3;NETsw0LOC=P11;NETld7LOC=G1;NETld6LOC=P4;NETld5LOC=N4;NETld4LOC=N5;NETld3LOC=P6;NETld2LOC=P7;NETld1LOC=M11;点击“Finish”按钮23NETld0LOC=M5;6、实现7、生成编程文件8、下载双击进行实现选中experiment1.v文件双击生成编程文件选中experiment1.v文件24①将Basys2开发板右上角的Mode左边两个引脚（PC）用跳帽短接（JTAG模式）。②将Basys2开发板左下角的Power开关打开。③打开DigilentAdept下载软件，浏览选中编程文件，并进行下载。9、功能测试五、实验步骤1、新建一个工程，命名为vote5.xise。2、新建一个Verilog源文件，命名为vote5.v,编写源文件。3、综合4、新建一个测试文件，命名为test.v，编写测试文件进行波形仿真。5、新建一个约束文件，命名为vote.ucf。6、实现7、生成编程文件8、下载9、功能测试浏览选中下载文件编程下载25六、实验报告要求1.写出设计思想及框图2.简述设计步骤和调试过程。包括总体电路设计、相应模块设计，以及在ISE上完成的设计和仿真。相关文档包括：VerilogHDL语言的源代码（程序要有详细的注释和功能说明）、引脚分配的约束文件、验证设计功能等设计的所有文档与调试的结果。3.写出结论及心得体会。4.按照实验报告模板，撰写实验报告。实验报告各项内容都要填好，不能空缺。源代码和图可以打印，其它内容手写。说明：1、模仿3/8译码器的操作，写出下列五人表决器的VHDL程序并对其进行仿真和下载测试。2、按照实验报告模板完成实验报告具体包括：①实验目的②实验内容及基本原理③主要实验设备型号及技术指标（计算机，Basys2开发板，ISE开发环境）。④实验方案与测试记录（实验方案包括进行实验的硬件电路、Verilog程序、操作步骤，测试记录包括实验过程中测得的主要数据和现象）⑤实验结果分析(分析实验过程中获得的数据、仿真波形、现象或问题的正确性和必然性，分析产生不正确结果的原因和处理方法)。26实验二加法器、乘法器、比较器的设计一、实验目的1.进一步熟悉ISE开发环境及基本操作。2.掌握两个四位二进制加法器模块的设计方法。3.掌握两个四位二进制乘法器模块的设计方法。4.掌握两个四位二进制比较器模块的设计方法。二、实验内容及基本原理以Basys2开发板上的八个拨码开关(SW7，SW6,SW5，SW4，SW3,SW2，SW1,SW0)为八个输入信号，其中(SW7，SW6,SW5，SW4)表示一个四位二进制数a，（SW3,SW2，SW1,SW0)表示另一个四位二进制数b，结果在LD7~LD0上显示出来。要求实现如下功能：(1)两个四位二进制加法运算(2)两个四位二进制乘法运算(3)两个四位二进制比较运算三、实验步骤1.新建一个工程，命名为adder.xise。2.新建一个Verilog源文件，命名为adder.v,编写源文件,实现加法器功能。3.综合4.新建一个测试文件，命名为test.v，编写测试文件进行波形仿真。5.新建一个约束文件，命名为adder.ucf。6.实现7.生成编程文件8.下载9.功能测试说明：乘法器和比较器的设计步骤参考加法器的步骤。四、主要仪器和设备主要仪器和设备：计算机，Basys2开发板。五、实验报告要求271.写出设计思想及框图2.简述设计步骤和调试过程。包括总体电路设计、相应模块设计，以及在ISE上完成的设计和仿真。相关文档包括：VerilogHDL语言的源代码（程序要有详细的注释和功能说明）、引脚分配的约束文件、验证设计功能等设计的所有文档与调试的结果。3.写出结论及心得体会。4.按照实验报告模板，撰写实验报告。实验报告各项内容都要填好，不能空缺。源代码和图