南邮版图复习(鲍)

模拟设计流程电路图绘制(Schematiceditor)版图绘制(Layouteditor)前仿真(Pre-layoutsimulation)Hspice模型功能定义(Functionspecifications)HSPICE(Synopsys公司)Virtuoso(Cadence公司)Composer(Cadence公司)Technology库Technology库模拟设计流程设计规则检查DRC（DesignRuleCheck）版图寄生参数抽取LPE（LayoutParasiteExtract）版图后仿真Post-layoutsimulation版图与电路对照验证LVS（LayoutVersusSchematic）Diva(Cadence公司)Calibre(Mentor公司)HSPICE(Synopsys公司)下线生产Technology库规则文件Hspice模型Dracula(Cadence公司)数字设计流程HDL(Verilog，VHDL)描述与功能仿真(CodeandFunctionSimulation)综合后仿真(PostSynthesisSimulation)逻辑综合(LogicSynthesis)功能定义(Functionspecifications)DC(DesignCompiler)(Synopsys公司)PT(PrimeTime)(Synopsys公司)MMSIM(Cadence公司)VCS(Synopsys公司)Technology库Technology库自动布局布线（AutoPlane&Route）SOCencounter(Cadence公司)Technology库Astro(Synopsys公司)ModelSim(Mentor公司)MMSIM(Cadence公司)VCS(Synopsys公司)ModelSim(Mentor公司)数字设计流程设计规则检查DRC（DesignRuleCheck）版图寄生参数抽取LPE（LayoutParasiteExtract）版图后仿真(Post-layoutSimulation)版图与电路对照验证LVS（LayoutVersusSchematic）HSPICE(Synopsys公司)Spectre(Cadence公司)UltraSim(Cadence公司)Nanosim(Synopsys公司)下线生产Technology库规则文件Hspice模型时序库Diva(Cadence公司)Calibre(Mentor公司)Dracula(Cadence公司)注意数字电路与模拟电路流程的区别，要会简答电路流程。第三部分：版图的准备3.DRC文件3.1DRC:DesignRuleCheck，设计规则检查。3.2DRC程序了解有关你工艺的所有必需的东西。它将着手仔细检查你所有布置的一切。5/1000=0.005DRC文件第三部分：版图的准备4.LVS文件4.1LVS:layoutversusschematic，版图与电路图对照。4.2LVS工具不仅能检查器件和布线，而且还能确认器件的值和类型是否正确。MOS管书194~218（包括书后习题）NMOSPMOSMOS管剖面图第二部分：版图设计基础MOS管1)NMOS管NMOS管，做在P衬底上，沟道为P型，源漏为N型2)包括层次：NIMP，N+注入DIFF，有源区Poly，栅M1，金属CONT，过孔3)MOS管的宽长确定NMOS版图第二部分：版图设计基础PMOS管以TSMC，CMOS，N单阱工艺为例PMOS管，做在N阱中，沟道为N型，源漏为P型包括层次：NWELL，N阱PIMP，P+注入DIFF，有源区Poly，栅M1，金属CONT，过孔MOS管的宽长确定PMOS版图MOS管CMOS闩锁效应源漏区相对于衬底正偏时，会向邻近区域的反偏PN结注入少子，相邻的NMOS和PMOS相互交换少子发生闩锁效应。CMOS器件的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，产生大短路电流，导致无法正常工作，甚至烧毁。芯片闩锁测试每个管脚上施加正向或者负向的测试电流脉冲，芯片上电，电流脉冲从小到±100mA，最大到250mA，电流施加之前和之后测量电源电流，如果不近似相等，则不能通过测试当N阱或者衬底上的电流足够大，使得R1或R2上的压降超过0.7V，就会使Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2，使得R2的压降达到0.7V，R2也会开启，反馈电流给Q1，形成恶性循环，导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道。CMOS闩锁效应•CMOS闩锁效应避免源漏区域的正向偏压；增加Guardring（保护环）：P+ring环绕NMOS并接地；N+ring环绕PMOS并接VDD，可以降低阱和衬底的电阻值，也可阻止载流子到达寄生BJT的基极；衬底接触和阱接触尽量靠近源极，以降低阱和衬底的阻值；使NMOS尽量靠近GND，PMOS尽量靠近VDD，NMOS和PMOS间加大距离除在I/O处需采取防Latchup的措施外，凡接I/O的内部mos也应圈guardring。I/O处尽量不使用pmos(nwell)MOS晶体管结构•并行的叉指不仅使对宽长比的调整更加便利，而且由于相邻的部分共享源、漏叉指，从而节约了面积。•相邻源/漏叉指的合并也使寄生结电容的减小达到50﹪。最外面叉指作为源区，可以降低漏区一个叉指，降低寄生电容Cgd•3.CMOS版图使用了合并器件从而节约了面积且减小了电容。一个简单的二输入与非门（NAND）的版图。•PMOS阱共用，漏区共用，阱接触共用，NMOS共用MOS晶体管结构•可以看出数字标准单元设计的规则：•电源线上方，地线下方，所有单元高度相同，便于首尾相连，可以使阱相互交叠，每个单元必须包括阱接触和衬底接触MOS匹配书213大尺寸比小尺寸晶体管更匹配，大尺寸降低了局部不规则的影响长沟道比短沟道更匹配，因为长沟道降低沟道调制效应。方向一致比方向不一致更匹配，因单晶硅各向异性MOS电压匹配，需要栅源电压匹配，如差分对输入管；MOS电流匹配，如电流镜匹配因素——栅极面积阈值电压的失配和栅极面积的平方根成反比匹配因素——栅氧化层厚度薄栅氧化层匹配优于厚氧化层晶体管工艺尺寸的缩写，改善了VT的失配，因为氧化层越薄，跨导越大，有效阈值电压降低。匹配因素——沟道长度调制效应晶体管系统失配与漏源电压差成正比，与沟道长度成反比，可增加沟道长度若需要进一步降低沟道调制，可以采用共源共栅结构，匹配因素——方向晶体管跨导取决于载流子迁移率，在不同方向下，晶体管表现不同的应力敏感性。为避免应力影响，匹配晶体管取一致方向。匹配因素——扩散和刻蚀效应多晶硅刻蚀速率不一致，开口越大，速率越快，中等精度的匹配，要求增加虚拟晶体管，虚拟晶体管栅极与源相连有源区上栅极接触孔引起的失配如果在有源区上的栅氧上的多晶栅加接触孔，会引起较大的失配，硅化物可能会穿透多晶硅栅，极大地改变氧化层附近多晶硅栅的功函数应将接触孔置于场氧化层的上方沟道附近的扩散区深扩散区会影响附近MOS管的匹配，扩散区结的尾部延伸，如BICMOS的深N侧阱和NBL要远离匹配MOS沟道CMOS工艺中N阱应与NMOS间隔一定距离PMOS应距离N阱边缘一定距离，防止横向扩散对阱浓度的影响NMOS比PMOS匹配更好可能由于背栅掺杂的变化，埋层沟道的存在，以及方向的应力效应匹配因素——氢化作用在退火过程中，氢渗入氧化层中，到达氧化层-硅界面处，消除硅的悬挂键，深扩散区会影响附近MOS管的匹配，如果其上有金属，则阻碍了氢的分布。如果MOS上方金属图形不同，则会造成电流失配。所以尽量不要在MOS栅上走金属线匹配因素——热效应和应力1氧化层的厚度梯度2应力梯度影响载流子迁移率，但对阈值电压没有影响，通过共质心版图实现匹配3热梯度阈值电压随温度-2mV/℃，MOS电流匹配与阈值电压关系不大，取决于尺寸MOS的共质心布局书214共质心可以消除梯度的影响实例图9.37二维交叉耦合可以分成两个部分，并对角分布，图8.41图9.36MOS匹配规则1）一致性匹配器件质心应近似一致，尽量重合2）对称性阵列应相对于X轴和Y轴对称，应该是用阵列中各单元的位置对称3）分散性阵列应具有最大程度的分散性，器件的各组成部分均匀分散在阵列中。4）紧凑性阵列应尽可能紧凑，接近正方形5）方向性MOS晶体管的匹配规则1）低度匹配漏极电流失配几个百分点，用于实现对精度没有特殊要求的偏置电流网络2）中等匹配典型失调电压为±5mV，或者漏极电流失配小于±1%。用于非关键运算放大器和比较器的输入级，未经修正的失调值为±10%。3）精确匹配典型失调电压为±1mV，或者漏极电流失配小于±0.1%。需要经过修正，需要对温度变化进行补偿或者只在有限的温度范围内满足要求MOS晶体管的匹配•1）采用相同的叉指图形长宽相等•2）采用大面积的有源区W*L，失配和面积平方根成反比•3）对于电压匹配，保持较小的Vgst值可通过增加W/L•4）对于电流匹配，保持较大的Vgst值0.3V•5）采用薄氧化层器件代替厚氧化层器件•6）使用晶体管的方向一致补偿应力•7）晶体管应相互靠近降低梯度的影响•8）匹配晶体管的版图应尽可能紧凑宽晶体管应分成多个叉指，避免细长结构•9）如果可能，应采用共质心版图结构精确匹配的应采用交叉耦合对形式•10）避免使用极短或者极窄的晶体管•11）在晶体管的末端放置陪衬（虚拟）段•12）把晶体管放置在低应力梯度区域中等匹配和精确匹配的应与芯片边缘间隔至少250um•13）匹配晶体管应与功率器件距离适当•14）有源栅区上方不能放置接触孔•15）金属布线不能穿过有源栅区•16）使所有深扩散结远离有源栅区•17）精确匹配晶体管应放置在芯片的对称轴上•18）不要让NBL阴影与有源栅区相交•19）用金属条连接栅叉指•20）尽量使用NMOS晶体管而非PMOS晶体管。GuardRing！！GuardRing必须封闭应该采用后者噪声抑制——保护环•开关感性负载的器件在正常工作时会产生极大的瞬间能量，这些瞬态不仅会引起闩锁，也会向敏感电路注入噪声，高频MOSFET的栅极驱动会遇到栅导线谐振引起的严重瞬变。所以MOSFET栅极驱动和感性负载驱动的输出电路必须仔细使用电子保护环屏蔽以减小噪声耦合和闩锁敏感度。CoaxialShieldingM3M2SignalM1M2GND！！绕线时，先走Shielding结构，再绕其他线！如果需要shielding结构，请电路设计者事先告知via2via1噪声抑制——屏蔽DifferentialSignalA：B：A－B：！！差分输入对管的输入信号线要按最小间距走差分输入对管要尽量精确匹配噪声抑制——差分结构DecoupledPowerRailsQuietV+V-Noise大耦合电容除非特别说明，该电容不必在版图设计开始时即确定大小、位置，通常在版图最终拼整图时，利用“边角余料”空隙画上即可。噪声抑制——去耦电容StackedPowerRailsM3M2M1GNDGNDVDD小电容层叠电源线和地线，会形成许多小电容对于高频噪声的泄放很有用在做cellring时，除非工艺方有特定要求，往往都做成电源线与地线层叠的形式：方便ESD走线增大寄生电容。噪声抑制——去耦第二部分：版图设计基础1)反向器2)NMOS，PMOS3)金属连线4)关于ButtingContact部分VDDGNDINOUT3u/0.18u1u/0.18u器件反相器、与非门、或非门的版图书223~227与非门、或非门可能是二或三输入给版图画电路图、给电路图画版图为何一个晶体管要多个叉指结构？书204电阻书132~144WLRWdLRS薄层导体的电阻R与L/W成正比，当L=W时，有R=ρ/d。定义比例系数ρ/d为方块电阻(用R□表示)，单位为欧姆。2、方块电阻WLRWdLRS电阻阻值=R□×方块数R□表示一个正方形材