锁相技术论文——刘珩

《锁相技术》课程设计题目：全数字锁相环原理及设计院（系）信息科学与工程学院专业通信工程专业届别2011级班级11通信B学号1115106029姓名刘珩指导老师刘菁华摘要随着数字电路技术的发展，数字锁相环在调制解调、频率合成、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称DPLL)。本课程设计首先介绍全数字锁相环的基本结构和工作原理，接着讲述各个模块的作用，然后介绍在全数字锁相环在调频和解调电路、频率合成器中的应用。关键字：全数字锁相环数字环路鉴相器可逆计数器频率切换电路N分频器Withthedevelopmentofthedigitalcircuittechnology,thedigitalphase-lockedloopindemodulation,frequencysynthesis,imageprocessingandsooneachaspecthasbeenwidelyused.Digitalphase-lockedloopnotonlyabsorbedthedigitalcircuit,highreliability,smallvolume,lowpriceadvantages,alsosolvesthesimulationofthephase-lockedloopdcdrift,saturationandvulnerabletothepowersupplyanddisadvantagessuchasenvironmentaltemperaturechanges,moreoveralsohasthereal-timeprocessingcapabilityofdiscretesamplevalue,hasbecomethedevelopingdirectionofthephaselockingtechnique.Phase-lockedloopisaphasefeedbackcontrolsystem,thedigitalphaselockedloop,asaresultoftheerrorcontrolsignalisdiscretedigitalsignal,ratherthantheanalogvoltage,thustheoutputvoltageofthecontrolledchangeisdiscreteratherthancontinuous.Inaddition,theloopcomponents,allwiththedigitalcircuitimplementation,sothephase-lockedloopiscalleddigitalphase-lockedloop(DPLL).Thiscoursedesign,firstofall,introducethebasicstructureofalldigitalphase-lockedloopandworkingprinciple,andthendescribethefunctionofeachmodule,andthenintroducedinalldigitalphase-lockedloopintheapplicationoffrequencymodulationanddemodulationcircuit,frequencysynthesizer.Keywords:digitalphase-lockedloopDigitalloopphasediscriminatorReversiblecounterfrequencyswitchingfrequencydividercircuitN目录1全数字锁相环基本结构及工作原理................................................................................41.1全数字锁相环的基本结构....................................................................................41.2全数字锁相环的工作原理....................................................................................42具体方案...........................................................................................................................43全数字锁相环的顶层模块...............................................................................................54全数字锁相环的时序仿真...............................................................................................65全数字锁相环FPGA实现的总结.....................................................................................86参考文献...........................................................................................................................81全数字锁相环基本结构及工作原理1.1全数字锁相环的基本结构全数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。其中可逆计数器及N分频器的时钟由外部晶振提供。一阶全数字锁相环的基本结构如图所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。图1.1数字锁相环基本结构1.2全数字锁相环的工作原理当环路失锁时，异或门鉴相器比较输入信号(fin)和输出信号(fout)之间的相位差异，并产生K变模可逆计数器的计数方向控制信号(dnup)；K变模可逆计数器根据计数方向控制信号(dnup)调整计数值，dnup为高进行减计数，并当计数值到达0时，输出借位脉冲信号(borrow)；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号(carryo)；脉冲加减电路则根据进位脉冲信号(carryo)和借位脉冲信号(borrow)在电路输出信号(idout)中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出se为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲输出carryo和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。2具体方案鉴相器采用异或门鉴相器（xormy），数字滤波器是一个模值可变的的加减计数器（Kcounter），数控振荡器是一个脉冲加减模块（IDCounter），再用N分频器（div_N）对脉冲加减模块（IDCounter）的输出idout分频，其中N分频器的参数N来自与N参数计数器（Counter_N），N参数计数器（Counter_N）对输入信号给出相应的分频参数。另外两个dac模块是为了把输入信号fin和输出信号fout转换成模拟波形来观察的验证模块。本次全数字锁相环的框图如下：图2.1全数字锁相环要实现的框图3全数字锁相环的顶层模块数字锁相环的顶层模块程序文件：modulepll_top(fin,fout,se,clk,reset,enable,Kmode,fin_dac,fout_dac);inputfin,clk;//clk时钟100ns(10MHZ）inputreset,enable;//reset高电平复位，enable高电平有效input[2:0]Kmode;//滤波计数器的计数模值设定outputfout;//fout是锁频锁相输出output[7:0]fin_dac,fout_dac;//fin_dac,fout_dac分别是两个输入输出信号经过数模dac的输出outputse;wireidout,reset,ca,bo;wire[14:0]N;xormyu1(.a(fin),.b(fout),.y(se));Kcounteru2(.Kclock(clk),.reset(reset),.dnup(se),.enable(enable),.Kmode(Kmode),.carryo(ca),.borrow(bo));IDCounteru3(.IDclock(clk),.reset(reset),.inc(ca),.dec(bo),.IDout(idout));counter_Nu4(.clk(clk),.fin(fin),.reset(reset),.count_N(N));div_Nu5(.clkin(idout),.n(N),.reset(reset),.clkout(fout));dacu6(.clk(fin),.dout(fin_dac),.dd());dacu7(.clk(fout),.dout(fout_dac),.dd());endmodule顶层文件程序生成的连接如图3.1：图3.1全数字锁相环的顶层连接图4全数字锁相环的时序仿真利用QuartusII7.2软件进行时序仿真：图4.1全数字锁相环时序仿真结果从时序仿真图可以看到，se在十个周期内输出方波，说明fout的频率在几个fin周期内可以跟上fin的频率，就是相位被锁定，这时的相位差为90度。下面是逻辑仪分析对几种不同的fin输入频率分析的结果。当fin输入频率取为1khz时，可以看到波形图如下：图4.2全数字锁相环逻辑分析仪结果，fin=1khz当fin输入频率取为10khz时，可以看到波形图如下：图4.3全数字锁相环逻辑分析仪结果，fin=10khz当fin输入频率取为10khz时，可以看到波形图如下：图4.4全数字锁相环逻辑分析仪结果，fin=100khz5全数字锁相环FPGA实现的总结实验测试结果表明：本设计中DPLL时钟可达到10MHz，性能较高；而使用了256逻辑单元，占用资源很少。通过仿真图可以看出输入信号不同即被锁相信号fin的频率由1kHz到10kHz到100kHz时，逻辑分析仪分析的结果。通过结果可以知道输出信号se是一系列的方波，说明了达到了相位锁定。因为锁相过程就是十几个fin周期，比较短，逻辑分析仪采样不到刚开始的数据，所以锁相的过程无法显示出来。可以看出设计的结果达到课题的设计指标。6参考文献[1]董介春,李万玉.基于VHDL语言的数字锁相环的设计与实现[J].青岛大学学报,2004,19(2);84—87.[2]FloydM.Gardner,姚剑清译.锁相环技术[M]：第3版.北京：人民邮电出版社，2007.11[3]黄智伟,王彦,陈琼，潘礼，黄松.FPGA系统设计与实践[M].电子工业出版社.2005.1