2017-2019北京市集成电路设计大赛试题(数字)

1.简易数据传输加密处理电路设计一个简易的数据传输加密处理电路，包括数据源生成电路、密码流生成电路、数据加密电路、数据传输电路、数据解密电路（测试验证用），题目包含基本要求和发挥部分。题目不涉及实体硬件电路，所有功能的设计及仿真均在EDA开发环境中实现，竞赛根据总体设计框图及说明、各个模块电路设计说明、时序说明、仿真结果、资源报告、设计总结和程序源代码评定成绩。一、任务设计一个简易数据传输加密处理电路，实现对数据源数据进行加密并将密文数据进行串行传输；同时设计一个数据接收及解密电路，将密文数据解密成明文数据并存储在RAM中，用来验证加解密电路。简易数据传输加密处理电路的系统框图如图1所示。待加密的数据由数据源生成电路产生，V1为待加密数据；密钥数据由伪随机序列生成电路产生，V2为密钥数据流；数据加密及传输电路将V1和V2进行加密生成密文数据，并将密文数据V3串行输出；数据接收及解密电路将接收到的密文数据V3与解密数据流V4进行解密运算得到明文数据V5，随即将明文数据V5存入RAM中。数据源生成电路伪随机序列生成电路数据加密及传输电路数据接收及解密电路伪随机序列生成电路RAMV1V3V5V2V4图1简易数据传输加密处理电路的系统框图二、要求1.基本要求（1）设计一个数据源生成电路：a)待加密数据V1由数据源生成电路产生，电路需设计必要的输入、输出控制信号和数据输出接口；b)数据源输出的待加密数据V1为4bit宽度的并行数据；c)每次使能信号到来，数据源生成电路将依次输出从0到15的二进制数据（共计16个4bit数据），每次时钟的上升沿将数据推出，时序图如图2所示。XXXX000000010010001101001100110111101111地址总线（4bit）数据总线（4bit）时钟0000000100100011010010111100110111101111使能信号XXXX······1011············XXXXXXXXXXXXXXXXXXXXXXXX图2数据源生成电路时序图（2）设计一个伪随机序列生成电路用来产生加密和解密的密钥数据：a)密钥数据流V2由伪随机序列生成电路产生，电路需设计必要的输入、输出控制信号和数据输出接口；b)密钥数据流V2为1bit的串行数据；c)密钥数据流V2为𝑓𝑓(𝑥𝑥)=1+𝑥𝑥2+𝑥𝑥5的m序列，设其初始状态为（a4，a3，a2，a1，a0）=（1，0，1，0，1），每次时钟的上升沿将数据推出。（3）设计数据加密及传输电路：a)数据加密及传输电路需设计必要的输入、输出控制信号和数据输入、输出接口；b)电路将V1的并行数据和V2的串行数据进行加密运算，并将加密后的密文数据V3以串行发送方式传输；c)传输协议可使用常用的串行传输协议，也可根据题目要求使用自定义串行传输协议。（4）设计数据接收及解密电路：a)数据接收及解密电路需设计必要的输入、输出控制信号和数据输入、输出接口；b)电路根据串行传输协议接收密文数据V3，并将V3和V4进行解密运算，解密出的明文数据V5为4bit宽度的并行数据；（注：由于解密过程为加密过程的逆过程，因此密钥数据流可直接调用加密过程中的伪随机序列生成电路来生成V4）c)为验证解密数据，电路需将明文数据写入RAM中。RAM可不用设计，但解密电路需产生写入RAM的控制信号，控制信号如图3所示。0000000100100011010001010110011110001001101010111100110111101111XXXX地址总线（4bit）数据总线（4bit）时钟XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX图3RAM写入时序图2.发挥部分数据源生成电路伪随机序列生成电路数据加密及传输电路数据接收及解密电路伪随机序列生成电路RAMV3V5V4参数配置V6V2V6图4简易数据传输加密处理电路的系统框图（发挥部分）（1）要求数据加密及传输电路增加参数配置接口（如图4所示）：a)参数配置接口为4bit输入数据，配置数据可由用户给定；b)参数配置数据即为m序列的初始状态值，数据加密及传输电路可根据参数配置数据V6配置伪随机序列生成电路，使其根据不同的初始状态值产生不同的密钥数据流；c)V3的密文数据需加入参数配置头（配置头格式自定义），以备数据接收及解密电路解析出配置参数的数值。（2）要求数据接收及解密电路增加参数配置解析功能：a)由于V3密文数据中加入了参数配置头，电路需正确解析出配置参数V6，并将V6值配置给伪随机序列生成电路，才能产生与加密密钥相同的V4密钥数据流。三、说明1.题目相关的必要说明用QuartusII建立工程时，选择CycloneII系列的EP2C35F672C6作为目标器件；硬件描述语言使用VHDL或Verilog均可，并在关键代码部分需进行注释。2.m序列简介m序列是最长线性反馈移位寄存器序列的简称。它是由线性反馈的移位寄存器产生的周期最长的序列。以一个4级线性反馈移位寄存器为例给出一个m序列的例子。设其初始状态为（a3，a2，a1，a0）=（1，0，0，0），则在移位一次时，由a3和a0模2相加产生新的输入a4=1⊕0=1，新的状态变为（a4，a3，a2，a1）=（1，1，0，0）。这样移位15次后又回到初始状态（1，0，0，0）。产生的m序列如图5所示。图5m序列的产生3.加密解密原理简介根据异或运算的可逆性，对任意的两串二进制数做异或运算，得到的结果再与其中任意一串二进制数做异或运算，之后将得到另一串二进制数。即a⊕b=c，则b⊕c=a（a，b，c分别表示一串二进制数）。那么，若a是想要加密的信息，则有一密钥b，对a和b做异或运算，得到的c就是加密后的信息，可进行传输。得到c后，只需要再与b做异或运算，即可得到原信息a。若应用到字符串上，则字符串上每一个字符都表示一串二进制数。四、评分标准设计报告项目主要内容分值系统方案方案选择、论证4理论分析与计算进行必要的分析、计算4电路与程序设计电路设计程序设计4测试方案与测试结果表明测试方案和测试结果4设计报告结构及规范性表格的规范性4小计20基本要求完成第（1）项目10完成第（2）项目10完成第（3）项目25完成第（4）项目15小计60发挥部分完成第（1）项目10完成第（2）项目10小计20总分100设计报告内容：1.设计思路概述；2.总体设计框图及详细说明；3.时序说明；4.模块设计框图、引脚说明、相关时序；5.代码及必要注释；6.仿真结果：对顶层电路及中间信号的仿真时序图进行必要的截图，并做必要的说明；对顶层电路的综合结果进行截图；7.结论；8.其它需要说明的内容。2.任意波形发生电路设计任意波形发生器电路，包括参数配置电路，相位计算电路，波形映射电路、波形控制电路。题目包含基本要求和发挥部分。题目不涉及实体硬件电路，所有功能的设计及仿真均在EDA开发环境中实现，竞赛根据总体设计框图及说明、各个模块电路设计说明、时序说明、仿真结果、资源报告、设计总结和程序源代码评定成绩。一、任务设计一个任意波形发生电路，产生正弦波、锯齿波、三角波和矩形脉冲等，对于正弦波，实现扫频功能，模拟存在多普勒效应下的正弦波形。对于矩形脉冲波形，实现脉冲占空比可调。任意波形发生电路的基本结构如图1所示。主要包括控制和DDS两个部分。DDS是波形产生的核心部分，通过相位累加和波形查表两个模块组成。控制部分主要完成通过对频率控制字FW和相位控制字PW的配置实现正弦波扫频控制和脉冲占比控制。WP查表（ROM）WF相位累加（Nbit）控制部分DDS图1任意波形发生电路的基本结构框图二、要求1.器件采用CycloneIIEP2C35F672C6。2.基本要求（1）设计DDS电路：a)DDS工作时钟fs为100MHz；b)DDS能够产生正弦、锯齿波、三角波和矩形脉冲波；c)各个波形的相位和频率均可配置。d)实现要求：内部ROM的查询深度不少于1024，顶层模块如图2所示，其中sel信号为多路输出选通信号，当为二进制“00”时输出正弦波，当为二进制“01”时输出锯齿波，当为二进制“10”时输出三角波，当为二进制“11”时输出矩形脉冲波形。freq_w为频率控制字，位宽位宽为32位，pha_w为相位控制字，位宽为32位，wave_o1为波形输出，位宽为16。top1freq_wpha_wselclkwave_o1图2（2）设计扫频控制模块a)实现两种扫频模式，分别是线性扫频和正弦扫频；b)线性扫频模式，以输出频率𝑓𝑓out=1MHz为例，线性扫频起始频率为𝑓𝑓out，以1kHz/us的扫描速度，线性扫描至最大频偏+100kHz，再以-1kHz/s的扫描速度，扫描至最小频偏-100kHz，扫描轨迹可视为三角波，扫频过程循环往复，扫描轨迹尽可能连续；c)正弦扫频模式，即扫频轨迹为正弦曲线，扫频范围同样为[-100kHz,+100kHz]，最大扫描速率为±1kHz/us。同样，扫描轨迹尽可能连续。d)实现要求：顶层模块如图3所示，rst为复位信号，‘0’有效，sel为扫频模式选择，‘1’为线性扫频，‘0’为正弦波扫频。wave_o2为扫频波形输出，位宽为16位。ctrl_o为扫频控制波形，位宽为32位。top2selclkwave_o2ctrl_orst图3（3）设计占空比控制模块a)分别以1/2，1/4两种占空比输出矩形脉冲波形，脉冲波形的频率为5MHz；b)以1/3、1/7两种占空比输出矩形脉冲波形，脉冲波形的频率同上；c)尽量保证占空比的精度。d)实现要求：顶层模块如图4所示，rst为复位信号，‘0’有效，sel为多路选通信号，“00”为占空比为1/2的矩形脉冲波形，“01”为占空比为1/4的矩形脉冲波形，“10”为占空比为1/3的矩形脉冲波形，“11”为占空比为1/7的矩形脉冲波形，wave_o3为输出的矩形脉冲，位宽为1。top3selclkwave_o3rst图43.发挥部分（1）要求扫频模式可配置，扫频参数可配置：a)扫频模式可配置为线性扫频和正弦扫频两种方式；b)线性扫频，扫频范围和扫频速度可配置，扫频范围配置可限制在[-200kHz,+200kHz]，扫频速度配置可限制在[-4kHz/us,+4kHz/us]；c)正弦扫频，扫频范围和扫频最高速度可配置，扫频范围配置可限制在[-200kHz,+200kHz]，扫频速度配置可限制在[-4kHz/us,+4kHz/us]。d)实现要求：顶层模块如图5所示，rst为复位信号，‘0’有效，sel为‘1’输出线性扫频波形，sel为‘0’输出正弦扫频波形，scan_r为扫频范围输入，位宽为18，最小表示量为1Hz，scan_v为扫频速率，位宽为12，最小表示量为1Hz/us。Wave_o4为输出扫频波形，位宽为16，ctrl_o为扫频控制波形，位宽为16位。top4selclkwave_o4scan_rscan_vctrl_orst图5（2）要求矩形脉冲波形的占空比可连续可调。实现要求：顶层模块如如6所示，rst为复位信号，‘0’有效，pul_r为占空比输入，位宽为10，10位均为小数位，即最小量为1/1024。wave_o5为输出矩形脉冲波形，位宽为16。top5clkwave_o5pul_rrst图6三、说明DDS简介。DDS的核心是相位累加器和ROM查找表。在系统时钟fs的控制下，相位累加器对频率控制字进行线性累加FW，输出的和再与相位控制字PW相加后作为地址，对ROM进行查表。其中𝐹𝐹𝑊𝑊=𝑓𝑓𝑜𝑜𝑜𝑜𝑜𝑜𝑓𝑓𝑠𝑠2𝑁𝑁𝑃𝑃𝑊𝑊=𝜙𝜙2𝜋𝜋2𝑁𝑁四、评分标准设计报告项目主要内容分值系统方案方案选择、论证4理论分析与计算进行必要的分析、计算4电路与程序设计电路设计程序设计4测试方案与测试结果表明测试方案和测试结果4设计报告结构及规范性表格的规范性4小计20基本要求完成第（1）项目30完成第（2）项目15完成