FPGA奇数和偶数分频器和半整数及任意小数分频器设计(Verilog程序)

EngineerLhraceAuthor:---EngineerLhrace1、半整数分频占空比不为50%//说明：设计的史上最好用的半整数分频占空比不为50%，包含设计思路modulediv_5(clk,clk_div,cnt1,cnt2,temp1,temp2);//N+0.5inputclk;outputclk_div;outputreg[31:0]cnt1,cnt2;outputregtemp1,temp2;initialbegintemp1=0;temp2=1;end//首先进行初始化，temp1=0;temp2=1parameterN=5;//设定分频系数为N+0.5always@(posedgeclk)//temp1上升沿跳变beginif(cnt1==2*N)//2*Nbegincnt1[31:0]=32'd0;endelsebegincnt1[31:0]=cnt1[31:0]+32'd1;endif(cnt1==32'd0)begintemp1=1;end//高电平时间为N+1;if(cnt1==N+1)begintemp1=0;end//低电平时间为N;endalways@(negedgeclk)//temp2下降沿跳变beginif(cnt2==2*N)//2*Nbegincnt2[31:0]=32'd0;endelsebegincnt2[31:0]=cnt2[31:0]+32'd1;endif(cnt2==32'd0)begintemp2=0;end//低电平时间为N;if(cnt2==N)begintemp2=1;end//高电平时间为N+1;endassignclk_div=temp1&&temp2;//逻辑与endmodule//如果要进行N+0.5分频//思路：总的来说要进行N+1+N=2N+1次分频//在时钟的上升沿和下降沿都进行跳变//上升沿进行占空比为N+1比N的时钟temp1;//下降沿进行占空比为N比N+1的时钟temp2;//最后div=temp1&&temp2即可得到所需要的半整数分频分频5.5仿真结果EngineerLhrace2、奇数分频占空比为50%//说明：奇数分频。modulediv_5(clk,clk_div,cnt1,cnt2,temp1,temp2);//inputclk;outputclk_div;outputreg[31:0]cnt1,cnt2;outputregtemp1,temp2;parameterN=5;//设定分频系数always@(posedgeclk)beginif(cnt1==N-1)//N-1进行N计数begincnt1[31:0]=32'd0;endelsebegincnt1[31:0]=cnt1[31:0]+32'd1;endif(cnt1==32'd0)begintemp1=1;end//if(cnt1==(N-1)/2)begintemp1=0;end//当计数到(N-1)/2时翻转endalways@(negedgeclk)beginif(cnt2==N-1)//N-1begincnt2[31:0]=32'd0;endelsebegincnt2[31:0]=cnt2[31:0]+32'd1;endif(cnt2==32'd0)begintemp2=1;end//;if(cnt2==(N-1)/2)begintemp2=0;end//当计数到(N-1)/2时翻转;endassignclk_div=temp1||temp2;//逻辑或endmoduleEngineerLhrace2任意小数分频Modulexiao_fenpin(clk,divclk);//占空比为50%任意小数分频inputclk;regclkout;regdelete;parameterk=10;reg[k-1:0]p;parameterM=13;//clk输入的频率，parameterN=11;//需要得到的频率//假如是13Mhz,要生成一个11M的频率//占空比为50%//由M时钟分频等到N频率的方法。always@(posedgeclk)beginif(p=M)beginp[k-1:0]=p[k-1:0]-M+N;delete=1'b0;endif(pM)beginp[k-1:0]=p[k-1:0]+N;endif(N=p&&pM)begindelete=1'b1;endendalways@(delete)//删除脉冲，相当于合并脉冲beginif(delete==1)clkout=1;elseclkout=clk;endregcnb;wirecnc;outputdivclk;EngineerLhraceassigncnc=cnb&&clk;assigndivclk=!cnc&&clkout;always@(posedgeclk)beginif(delete==1)cnb=1;elsecnb=0;endendmodule////////////////////////outputreg[5:0]cnt1,cnt2;//////////cnt1,cnt2用于验证脉冲是否准确//always@(posedgeclk)//begin//if(cnt1==M-1)//cnt1=0;//elsecnt1=cnt1+1;//end//always@(posedgeclkout)//begin//if(cnt2==N-1)//cnt2=0;//elsecnt2=cnt2+1;//end//endmodule