集成电路设计基础期末考试复习题

全部复习题均可在教材上找到参考答案！！！1.摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。2.摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。3.图形的加工是通过光刻和刻蚀工艺完成的。4.在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。6.实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选择，则需要n位m选一多路器。7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。8.版图设计规则可以用两种形式给出：微米规则和λ规则。9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。10.要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选择。11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。12.缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。13.N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成金属互连线。14.解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构，避免发射区离子注入对硅表面的损伤。15.n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr=Kr=KN/KP=1/n.16.CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大K倍；电源电压下降K倍。CV等比例缩小定律要求器件的所有几何尺寸都缩小K倍；电源电压保持不变；衬底掺杂浓度增大αK倍，以便使内部的耗尽层宽度和外部尺寸一起缩小。QCE等比例缩小定律要求器件尺寸K倍缩小，电源电压减小α/K倍（1＜α＜K），衬底掺杂浓度增大αK倍，使耗尽层宽度和器件尺寸一样缩小。17.正胶在曝光时被光照的光刻胶发生分解反应，在显影时很容易被去掉。18.先进的双极晶体管结构的三个基本特征：自对准工艺、多晶硅发射极技术和深槽隔离技术。19.存储器的总体结构包括：存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。20.要使电路正常工作，时钟信号为低电平的时间必须大于电路的上升时间。21.制作硅栅具体步骤：生长缓冲层、沟道区注入、离子注入、CVD工艺淀积多晶硅、多晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。22.BiCMOS技术的特点?23.MOS存储器主要分为哪两大类?随机存取存储器RAM的可分为：动态随机存取存储器和静态随机存取存储器。24.如果构成CMOS反相器的NMOS和PMOS管参数不对称，则反相器的直流电压传输特性曲线将发生变化。在VTN=-VTP的情况下，如果Kr=1，则Vit=0.5VDD；如果Kr＞1，则Kr=KN/KP=1/n。25.常用掺杂方法：扩散和离子注入。26.PN结隔离SBC结构工艺流程：衬底材料制备→埋层的形成→N型外延层的形成→隔离区的形成→晶体管基区的形成→晶体管发射区和引线孔的形成→金属化的形成。27.集成电路的加工过程的三种基本操作：形成某种材料的薄膜；在各种材料的薄膜上形成需要的图形；通过掺杂改变材料的电阻率或杂质类型。28.NMOS晶体管可分为两种类型：增强型NMOS和耗尽型NMOS。29.N+埋层的两个作用：减小晶体管集电区串联电阻和减弱寄生PNP管效应。30.输入缓冲器两方面作用：作为电平转换的接口电路和改善输入信号的驱动能力。31.在门电路中，要使速度不退化，则串联管子的导电因子要增大n倍,获得最佳性能的设计是：KNeff=KPeff。32.形成材料薄膜的方法：化学汽相淀积（CVD）、物理汽相淀积（PVD）和低功耗方法。33.版图设计规则给出了三种尺寸限制：、同一层次图形之间的最小间距、不同层次图形之间的对准容差，或叫套刻间距。34.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。35.在驱动很大的负载电容时，需要设计合理的输出缓冲器，需满足：提供所驱动负载需要的电流、使缓冲器的最小。36.为了保证电路能正常工作，一般对电路的输入逻辑电平有一个允许的变化范围，在这个输入电平的变化范围内，可以保证输出逻辑电平正确。允许的输入电平变化范围就是电路的逻辑摆幅。37.QCE等比例缩小定律要求电源电压减小α/K倍（1＜α＜K），在选择α时可以根据实际应用需要分为高性能方案和低功耗方案。38.PMOS晶体管可以分为：增强型PMOS和耗尽型PMOS。39.IC工艺进入超大规模时代以后，SBC工艺已不能满足集成电路发展的需要，主要有三个原因：SBC结构晶体管管芯面积大，集成度低；SBC结构晶体管面积大，导致寄生电容大，因此大大降低了电路的速度；由隔离墙P型区引入的PNP寄生晶体管可能导致闩锁效应。40.对CMOS反相器的直流噪声容限有三种不同的定义方法：由极限输出电平定义的噪声容限；由单位增益点定义的噪声容限；由反相器逻辑阈值定义的最大噪声容限。41.由于CMOS电路具有最大的逻辑摆幅、噪声容限大，一般CMOS电路的设计主要是考虑速度和面积要求。42.在晶体管的EM模型中，端电流和端电压之间的关系。43.影响MOS晶体管阈值电压的因素有哪些?44.MOS管在不同工作状态下本征电容值。45.MOS晶体管的本征电容通常是指哪几部分电容？MOS晶体管的寄生电容通常是指哪几部分电容？答：MOSFET本征电容包括：栅-衬电容CGB；栅-源电容CGS；栅-漏电容CGDMOSFET寄生电容包括：栅-源、栅-漏覆盖电容；栅-衬底覆盖电容；源、漏区pn结势垒电容。46.连线寄生效应对集成电路性能的影响。答：连线寄生效应的影响：连线存在着寄生电阻、电容;由于金属的电阻率是基本不变的，这将导致按比例缩小后电路内连线的电阻增大;芯片面积增大使连线长度增加，连线RC延迟影响加大;连线寄生效应对电路可靠性和速度带来影响。47.小尺寸MOS器件中的二级效应包括哪些？答：小尺寸MOS器件中的二级效应包括：短沟道效应；窄沟道效应；饱和区沟道长度调制效应；迁移率退化和速度饱和；热电子效应。48.对长沟道MOS器件一般都采用简单的一维模型计算MOS晶体管的电流，试推导出线性区和饱和区的简单电流方程（采用以下近似：缓变沟道近似；强反型近似；只考虑多子的漂移运动，忽略少子扩散电流；近似认为反型载流子的迁移率是常数；薄层电荷近似）49.在MOS晶体管中，栅和源、漏区之间存在哪两种边缘效应？50.以富NMOS电路为例说明电荷分享问题对电路的影响。答：51.晶体管采用共基极接法时，输出特性曲线表现为：当VCB＞0时，IC基本不随VCB变化，VCB＜0时，IC随VCB的减小剧烈变小到0，用EM模型分析上述现象。答：IE不变反映VBE基本不变，由)1()1(tBCtBEVVCSVVESFCeIeII当VCB0时，1)exp(tBCVV，则：CSVVESFCIeIItBE)1(上式反映在VCB0的条件下集电极电流IC与VCB无关。而当VCB0时，即集电结正偏，)exp(tBCVV不可忽略，得：tBCtBEVVCSVVESFCeIeII，由此可见，VCB0条件下，随VCB的减小IC减小，最后IC可以等于0.52.SPICE中的MOS晶体管模型有哪些？53.集成电路中的电阻可以用哪些方法形成？与MOS工艺兼容的电阻包括哪些？54.依据MOS晶体管电容的简化模型，作为简单分析，输入、输出电容可以近似取为什么？55.分区推导CMOS反相器的直流电压传输特性。并画出CMOS反相器的直流电压传输特性曲线。答：（书上有详细解）56.根据一个四位二选一多路器真值表，写出该逻辑表达式，并画出该多路器的逻辑图和电路图。控制信号输出Y3~Y0___ES11010001B3~B000A3~A0答：一个实际的四位CMOS二选一多路器57.画出实现____________________)(DCBAY逻辑功能的逻辑图和电路图，如果根据对电路性能的要求确定了Kpeff和KNeff，设计电路中每个管子的导电因子。答：逻辑图对于给定功能，先画出NMOS电路，PMOS与NMOS是对偶关系电路图58.如图为集成电路光刻工艺中的几个阶段，（1）请将其按工艺流程重新排序并说明各步骤中的工艺名称。（2）掩模中的T型区域是曝光区域还是掩蔽区域？为什么？（3）简要说明刻蚀（或腐蚀）的含义。59.画出实现____________________)(DECBAY逻辑功能的CMOS电路图，如果根据对电路性能的要求确定了Kpeff和KNeff，设计电路中每个管子的导电因子。具体分析过程略，书上有详细解，对于给定电路,根据NMOS逻辑块确定电路功能。仍然用ABCD脱膜成型等效反相器分析电路性能。对直流特性分析要考虑不同输入状态；对瞬态特性分析要考虑最坏情况。60.给出实现ABCY逻辑功能的两种不同方案，并画出相应的逻辑图。61.PN结隔离SBC结构工艺流程。答：（1）、衬底材料制备（2）、埋层的形成（3）、N型外延层的形成（4）、隔离区的形成（5）、晶体管基区的形成（6）、晶体管发射区和引线孔的形成（7）、金属化的形成62.设计一个两输入与非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns已知：CL=1PF,VDD=5V,VTN=0.8V,VTP=—0.9V,采用0.6μm工艺，有KN’=120×10-6A/V2，KP’=60×10-6A/V2。解：（书上有详细解）WP1=WP2=14.28μm，WN1=WN2=13.8μm63.设计一个两输入或非门，要求在最坏情况下输出上升时间和下降时间不大于0.5ns已知：CL=1PF，VDD=5V，VTN=0.8V，VTP=-0.9V，采用0.6μm工艺，有KN’=120×10-6A/V2，KP’=60×10-6A/V2。解：书上有详细解64.设计电路_____________________DCABY,工作频率f=50MHZ，VTN=-VTP=0.8V，栅氧化层厚度为500埃，μn=400，μp=200，L=2μm，VDD=5V，按全对称求各管的宽度。解：门电路图略，同学自己画出按照全对称设计，使等效反相器的上升时间和下降时间相等。根据对工作频率的要求，等效反相器的上升时间和下降时间由下式限定：tr=tf≤1/2f=1×10-8（s）求得时间常数τr=5.79×10-9（s），根据等效反相器中导电因子与时间常数的关系得到：等效反相器中PMOS管的导电因子Kpeff=3.45×10-5等效反相器中NMOS管的导电因子Kneff=3.45×10-5对于所设计电路，考虑最坏情况情况，两个并联的PMOS管A,B，只有一个管对负载电容充电，即PMOS管ACD串联或BCD并联，相当于把三个同样宽度管子的沟道长度串联起来，在沟道宽度不变的情况下，使沟道长度增加二倍，因此导电因子减小2/3，因此PMOS管导电因子都为3Kpeff,即KAP=KBP=KCP=KDP=3Keff。根据导电因子表达式，按照导电沟道长度为2μm，得到PMOS管沟道宽度的设计值，(W/P)p=5所设计的PMOS沟道宽度的设计值：WAP=WBP=WCP=WDP=3WP=30μm对于设计电路，考虑最坏情况，三个并联的NMOS管AB,C,D只有一个管对负载电容充电，即NMOS管中，AB串联，C,D管的导电因子应等于等效导电因子，而A,B管导电因子等效于等效导电因子的二倍，即KAN=KBN=2KCN=2KDN=2KNeff，根据导电因子表达式，按照导电沟