基于Verilog HDL的通信系统设计-第12章

[e-mail]基于VerilogHDL的通信系统设计第12章实验设计指导[e-mail]基于VerilogHDL的通信系统设计实验作为一种重要的学习方式是读者迅速掌握知识的快捷方式。本章重点介绍了10个实验，包括：实验一，基本组合和时序逻辑电路设计。实验二，采用分布式算法FIR滤波器设计。实验三，MASK调制器设计。实验四，函数发生器设计。实验五，PCM采编器设计。实验六，循环码编译码器设计。实验七，FFT碟形运算单元设计。实验八，数字相关器设计。实验九，集中插入式帧同步器设计。实验十，多路信号复用的基带系统设计。[e-mail]基于VerilogHDL的通信系统设计12-1实验一基本组合和时序逻辑电路设计12-1-1实验目的掌握EDA的设计流程和VerilogHDL。掌握最基本的数字逻辑电路的知识，并对一些常用的逻辑电路进行实现，逐步形成建模的思想和方法。12-1-2实验原理常用的最基本数字电路模块是数字通信系统中不可缺少的基本组成部分。一个数字信号的处理系统，都包含了许许多多的逻辑电路。一般逻辑电路大致分为两大类：组合逻辑电路。时序逻辑电路。[e-mail]基于VerilogHDL的通信系统设计12-1-3实验内容设计一些常用的基本数字逻辑电路，可以从组合逻辑电路和时序逻辑电路中各选两个经典电路进行实现，熟悉建模的步骤，思想和方法。12-1-4实验步骤完成组合逻辑电路设计及仿真：2路选择器、3/8译码器、数据比较器。完成时序逻辑电路设计及仿真：D触发器、32bits计数器、8分频器。[e-mail]基于VerilogHDL的通信系统设计12-1-5实验总结报告要求给出编写的各个程序的仿真波形图，如果有真值表要对应给出。将实验代码以及仿真结果附于报告中。实验收获和改进建议。12-2实验二采用分布式算法FIR滤波器设计12-2-1实验目的掌握EDA的设计流程和VerilogHDL。掌握滤波器的原理、结构、设计方法及其FPGA实现。[e-mail]基于VerilogHDL的通信系统设计12-2-2实验原理有限脉冲响应（FIR）滤波器由有限个采样值组成，并且在每个采样时刻完成有限个卷积运算，其幅度特性设计灵活，同时还可保证精确、严格的相位特性。在设计高阶的FIR滤波器时，还可以通过FFT来计算卷积，从而极大的提高运算效率。12-2-3实验内容实现一个8阶的对称系数的FIR滤波器，要求滤波器的输入位宽为12bits。[e-mail]基于VerilogHDL的通信系统设计12-2-4实验步骤将8阶对称系数的FIR滤波器利用分布式算法进行分解，先把相同系数对应的数据相加，输入到D/A滤波器的数据经过符号扩展变成13bits，这样就可以看成一个4阶的FIR滤波器。对于4阶FIR滤波器可以利用第5章介绍过的FIR滤波器设计方法实现。采用小的LUT（查找表）方法实现8阶对称系数的FIR滤波器。12-2-5实验总结报告要求给出系统的顶层逻辑框图，各个模块的仿真波形。给出FPGA资源利用情况。将注释的实验代码附于报告中。实验收获和改进建议。[e-mail]基于VerilogHDL的通信系统设计12-3实验三MASK调制器设计12-3-1实验目的掌握EDA的设计流程和VerilogHDL。掌握多进制数字系统的调制与解调的原理，并在此基础上实现MASK调制电路的Verilog设计。[e-mail]基于VerilogHDL的通信系统设计12-3-2实验原理其调制原理图如图12-2所示。图12-2MASK调制原理方框图clk分频器D/A译码基带信号串/并调制输出信号rstASK调制[e-mail]基于VerilogHDL的通信系统设计12-3-3实验内容实现一个4进制的数字振幅调制器的设计。程序不需要包含D/A模块，但是要求能够熟练设计如下模块，串/并转换模块和ASK调制器模块。12-3-4实验步骤设计4bits的串并转换模块。设计译码模块完成4bits并行数据到8bits的DAC数据的转换。根据ASK调制原理，对8bits的DAC数据进行ASK调制。[e-mail]基于VerilogHDL的通信系统设计12-3-5实验总结报告要求给出系统的顶层逻辑图，编写的各个模块的仿真波形。给出FPGA资源利用情况。将注释的实验代码以及仿真结果附于报告中。实验收获和改进建议。[e-mail]基于VerilogHDL的通信系统设计12-4-2实验原理利用直接数字频率合成（DDS）方法实现函数发生器，可以合成正余弦波、三角波、锯齿波或方波。DDS的基本思想是从相位累加的概念出发直接合成所需要波形的一种新的频率合成技术。以正弦波信号发生器为例，介绍利用DDS技术产生的不同频率的正弦、余弦波形，而且可以控制其初始相位和信号幅度。12-4-3实验内容利用DDS设计一个分辨率为0.1Hz，时钟频率为50MHz，输出频率为15MHz的函数发生器，可以产生正（余）弦波信号。12-4实验四函数发生器设计12-4-1实验目的掌握EDA的设计流程和VerilogHDL。掌握DDS原理及其FPGA实现方法。[e-mail]基于VerilogHDL的通信系统设计12-4-4实验步骤通过C语言或者MATLAB产生正（余）弦信号的ROM表数据。进行相位累加并将相位累加结果保存在寄存器。根据相位累加结果从相应的ROM表地址中取周期性的波形值。12-4-5实验总结报告要求给出系统的顶层逻辑试图，分析DDS的频率精度和频率控制关系。给出FPGA资源利用情况。将注释的实验代码附于报告中。实验收获和改进建议。[e-mail]基于VerilogHDL的通信系统设计12-5实验五PCM采编器设计12-5-1实验目的掌握EDA的设计流程和VerilogHDL。PCM采样的原理及其PCM采编器的FPGA设计方法。12-5-2实验原理PCM采编器的的结构框图如图12-6所示。[e-mail]基于VerilogHDL的通信系统设计图12-6PCM采编器结构框图12-5-3实验内容根据图12-6所示，设计参数为：帧长128字节，字长为8位，码率为500kb/s的PCM采编器。24选8多路数据选择器帧同步码8选1选择器位计数器字计数器译码器码率分频器D触发器数据时钟AD片选地址输出串行数据[e-mail]基于VerilogHDL的通信系统设计12-5-4实验步骤设计存储单元预存帧同步码01001001。设计24：8多路选择器模块。设计8：1多路选择器模块。设计计数模块，完成字计数和位计数功能。根据码率设计码率分频器模块，假设系统参考时钟为10M。12-5-5实验总结报告要求给出PCM采编器的顶层逻辑图，同时给出测试数据。给出FPGA资源利用情况。将注释的实验代码以及仿真结果附于报告中。实验收获和改进建议。[e-mail]基于VerilogHDL的通信系统设计12-6实验六循环码编译码器设计12-6-1实验目的掌握EDA的设计流程和VerilogHDL。掌握循环码编码器原理及其FPGA实现方法。掌握循环码译码器原理及其FPGA实现方法。12-6-2实验原理如图12-7所示的编码器电路。[e-mail]基于VerilogHDL的通信系统设计图12-7（7，4）循环码编码器电路D0D1D2门12输入码字校验位[e-mail]基于VerilogHDL的通信系统设计其译码电路如图12-8所示。图12-8（7，4）循环码译码器电路图S0S1S27级缓存e接收码字异或门输出码字[e-mail]基于VerilogHDL的通信系统设计12-6-4实验步骤根据图12-7设计线性回馈移位寄存器，其中需要设计有限余加法器。根据图12-8设计译码电路，其中要设计3输入异或门和缓冲器。12-6-3实验内容根据图12-7设计（7，4）循环码编码器。根据图12-8设计（7，4）循环码译码器。[e-mail]基于VerilogHDL的通信系统设计12-6-5实验总结报告要求给出编译码器系统的顶层逻辑图，同时给出测试数据。给出FPGA资源利用情况。将注释的实验代码以及仿真结果附于报告中。实验收获和改进建议。12-7实验七FFT碟形运算单元设计12-7-1实验目的•掌握EDA的设计流程和VerilogHDL。•掌握FFT设计原理及其碟形运算单元FPGA设计方法。[e-mail]基于VerilogHDL的通信系统设计12-7-2实验原理对于基-2碟形运算如图12-9所示。Xm+1(P)Xm+1(q)Xm(P)Xm(q)+-WNk图12-9碟形运算符号[e-mail]基于VerilogHDL的通信系统设计12-7-3实验内容按照图12-9所示来设计基-2碟形运算单元。12-7-4实验步骤对于碟形运算单元系数进行小数向整数的转换。根据图12-9的碟形运算关系完成输入数据的FFT变换。12-7-5实验总结报告要求给出基-2碟形运算单元的顶层逻辑图，同时给出测试数据。给出FPGA资源利用情况。将注释的实验代码以及仿真结果附于报告中。实验收获和改进建议。[e-mail]基于VerilogHDL的通信系统设计12-8实验八数字相关器设计12-8-1实验目的掌握EDA的设计流程和VerilogHDL。掌握数字相关器原理及其FPGA实现方法。12-8-2实验原理在数字通信中常对两个数字信号进行相关运算，即比较长度相同的两个数据间相同的位数。这种数字相关器在检测帧同步时常常使用。12-8-3实验内容采用流水线技术设计一个输入数据位宽为16位的数字相关器。[e-mail]基于VerilogHDL的通信系统设计12-8-4实验步骤设计4位数字相关器。设计3位加法器。根据图12-10将所有模块相连完成16位输入的数字相关器设计。12-8-5实验总结报告要求•给出系统的顶层逻辑图，给出“流水技术”的设计原则。•给出FPGA资源利用情况。•将注释的实验代码以及仿真结果附于报告中。•实验收获和改进建议。[e-mail]基于VerilogHDL的通信系统设计12-9实验九集中插入式帧同步器设计12-9-1实验目的掌握EDA的设计流程和VerilogHDL。掌握集中插入式帧同步法原理及其FPGA实现。12-9-2实验原理在帧同步法中，在每帧的开头集中插入帧同步码组，这些码组具有尖锐单峰值特性的局部自相关函数。目前巴克码是一种常用的帧同步码，它是一种非周期序列。这里给出一个7bits巴克码“1110010”。[e-mail]基于VerilogHDL的通信系统设计图12-117bits巴克码检测电路加法器输入码判决器D7D6D5D4D3D2D1判决输出[e-mail]基于VerilogHDL的通信系统设计集中式帧同步主要就是识别帧同步码，一般可以将整个搜索过程分为搜索态、校验态和同步态3个状态，它的状态转换图如图12-12所示。图12-12帧同步状态转换图校验态搜索态同步态小于N帧连续同步捕获到帧同步码小于N帧连续同步未找到同步码1帧未同步N帧连续同步N帧连续未同步[e-mail]基于VerilogHDL的通信系统设计12-9-3实验内容采用逐码移位法实现7位巴克码集中插入式帧同步电路。12-9-4实验步骤根据图12-11设计7位帧同步码1110010的数据检测器。根据图12-12状态转换图设计帧同步状态机。12-9-5实验总结报告要求给出系统的顶层逻辑图，