FPGA常见警告

1.Warning:VHDLProcessStatementwarningatrandom.vhd(18):signalresetisinstatement,butisnotinsensitivitylist【提示】没把singal放到process（）中。2.Warning:Foundpinsingasundefinedclocksand/ormemoryenablesInfo:AssumingnodeCLKisanundefinedclock【提示】是说设计中没有对时钟进行约束。【解决】在assignment/timinganlaysissetting/inidividualclock中设置3.Warning:Found2node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskewInfo:Detectedrippleclockclk_gen:clk_gen1|clk_incrasbufferInfo:Detectedrippleclockclk_gen:clk_gen1|clk_scanasbuffer【提示】设计中出现门控时钟问题，最好修掉，时钟分析会更容易通过，系统更稳。如果是必须的，可以忽略此提示。4.Warning:VHDLProcessStatementwarningatledmux.vhd(15):signalorvariabledataoutmaynotbeassignedanewineverypossiblepaththroughtheProcessStatement.Signalorvariabledataoutholdsitspreviousineverypathwithnonewassignment,whichmaycreateacombinationalloopinthecurrentdesign.【提示】电路设计里面出现了组合逻辑信号反馈的一个闭环。这样没有经过寄存器的反馈会造成电路很不稳定，很容易出现毛刺。建议修改。5.Warning:Noclocktransitiononcounter_bcd7:counter_counter_clk|q_sig[3]register【提示】寄存器没有接时钟。6.Warning:Reducedregistercounter_bcd7:counter_counter_clk|q_sig[3]withstuckclockporttostuckGND【提示】寄存器没有赋值，软件自动将输入接GND。7.Warning:Circuitmaynotoperate.Detected1non-operationalpath(s)clockedbyclockclass[1]withclockskewlargerthandatadelay.SeeCompilationReportfordetails.【提示】时序分析中出现的warning，提示clockskew太大，严重影响到时序，建议查出原因坚决修掉。具体原因要参考report。8.Warning:Ignorednodeinvectorsourcefile.Can'tfindcorrespondingnodenameclass_sig[2]indesign.【提示】所提示的信号没有连接或定义到高层。9.Warning:Foundclockhightimeviolationat1000.0nsonregister|fcounter|lpm_counter:temp_rtl_0|dffs[4]【提示】仿真中出现的，提示时序很紧，适当降低主时钟频率再仿真。10.Warning:Compilerpacked,optimizedorsynthesizedawaynodetemp[19].Ignoredvectorsourcefilenode.【提示】信号没有最终使用，被软件自动优化去掉了。11.Warning:Designcontains2inputpin(s)thatdonotdrivelogicWarning:NooutputdependentoninputpinclkWarning:Nooutputdependentoninputpinsign【提示】两个信号在电路中未被使用，没有驱动任何电路，最终也会被优化掉。12.Warning:Ignorednodeinvectorsourcefile.Can'tfindcorrespondingnodenameoverindesign.【提示】在源文件中找不到对应的节点“over”。13.Warning:Synthesizedawaythefollowingnode(s):【提示】以下节点都被综合优化掉。14.Warning:OutputpinsarestuckatVCCorGNDWarning(13410):PinUSB_SLOEisstuckatVCC【提示】输出信号连接到固定值，如果是实际情况可以忽略，不是的话就去看看原因吧。15.Warning:SomepinshaveincompleteI/Oassignments.RefertotheI/OAssignmentWarningsreportfordetails【提示】top层有些管脚没有绑定到FPGApin上面。仔细找找吧。16.Warning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled【提示】PLL的相位没有设置或默认为0.确实不需设置的时候可以忽略。17.Warning：“xxxx”usedbutneverdefined...【提示】XXX信号已经使用但是没有定义，这个一定要定义的哦。18.Warning：“xxxx”definedbutneverused...【提示】XXX信号已经定义但是没有使用，这个可以忽略。但是要问问自己问什么定义呢？1.Foundclock-sensitivechangeduringactiveclockedgeattimetimeonregistername原因：vectorsourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefile2.VerilogHDLassignmentwarningatlocation:truncatedwithsizenumbertomatchsizeoftarget(number原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数3.Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning5.Foundpinsingasundefinedclocksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clocksetting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:AssignmentsTiminganalysissettings...Individualclocks......6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因为MAXII是比較新的元件在QuartusII中的時序并不是正式版的,要等ServicePack措施:只影响Quartus的Waveform7.Warning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:将setting中的timingRequirements&Option--MoreTimingSetting--setting--EnableClockLatency中的on改成OFF8.Foundclockhightimeviolationat14.8nsonregister|counter|lpm_counter:count1_rtl_0|dffs[11]原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题9.warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现措施：setting--timingRequirements&Options--Defaultrequiredfmax改小一些，如改到50MHZ10.Designcontainsnumberinputpin(s)thatdonotdrivelogic原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.11.Warning：Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率12.Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。13.CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：时序要求未满足，措施：双击CompilationReport--TimeAnalyzer--红色部分（如clocksetup:'clk'等）--左键单击listpath,查看fmax的SLACKREPORT再根据提示解决,有可能是程序的算法问题14.Can'tachieveminimumsetupandhol