数字电子技术基础慕课习题汇总

1数电慕课习题汇总（含全部答案）第一章1.将二进制数(101101.11)B转换成十进制数是45.75.2.将二进制数(101001101100)B转换成十六进制数是A6C.3.将二进制数(101.101)B转换成八进制数是5.5.4.将十六进制数(36.D)H转换成十进制数是54.8125.5.十进制数–10的8位带符号二进制数的原码及补码表示分别是10001010，111101106.带符号二进制补码01011001和11010011所表示的十进制数分别为89,-457.用8位二进制补码计算12+21所得结果为001000018.用8位二进制补码计算–121–29时，所得结果会产生溢出，若出现溢出，解决办法是只有进行位扩展。9.十进制数8的5421BCD码表示为101110.字符Y的ASCII码的十六进制数表示为5911.将十六进制数(4E.C)H转换成二进制数是01001110.1112.8位二进制补码(11111111)B所对应的十进制数真实值是-113.8位无符号二进制数可以表示的最大十进制数为256。×14.二进制码1010转换成格雷码为1111。√15.二进制代码中8421BCD码、格雷码等都是有权码，而余3码、余3循环码等都是无权码。×16.当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性2时，可将数字波形画成理想的波形。√17.将十进制数转换为二进制数，整数部分和小数部分需要分开进行。整数部分的转换方法是连续除以2直到商为0，每一步的余数作为二进制数的一位数字，最先获得的余数是二进制数的最低位，最后获得的是其最高位；小数部分的转换方法是连续乘以2直到满足误差要求，每一步取乘积的整数部分作为二进制数的一位数字，同样地，最先获得的整数部分是二进制数的最低位，最后获得的是其最高位。×18.无符号二进制数1001和0011的差等于0110√19.无符号二进制数1001和0101的乘积等于(101101)B√20.十进制数–25的8位二进制补码表示为(11100111)B√21.8位二进制补码所表示的数值范围为–256~+255×22.格雷码10110转换为二进制码后是11011√23.字符S的ASCII码值（1010011）在最高位设置奇校验位后，它的二进制表示为11010011√24.将一个八进制数写成（803.64）×25.×第二章1.逻辑表达式A+BC=(A+B)(A+C)2．函数的对偶式为。33.函数L=AB+B+BCD=B4.最小项的逻辑相邻项为。5.标准与或式是由最小项相或构成的逻辑表达式。6.当时，同一逻辑函数的两个最小项＝0。7.18.设，为函数F的两个最大项，=1。9.四个逻辑相邻的最小项合并，可以消去___2___个因子10.4变量逻辑函数的卡诺图中，有_4_个方格与对应的方格相邻11.函数,,的卡诺图表示如下，他们之间的逻辑关系是____。12.若逻辑函数则F和G相与的结果为.13.若逻辑函数则F和G相或的结果为____1_____14.15.求一个逻辑函数L的对偶式时，下列说法不正确的是.A.保持原式中的运算顺序不变。B.常数中的“1”换成“0”，“0”换成“1”C.原变量换成反变量，反变量换成原变量。4D.把L中的“与”换成“或”，“或”换成“与”16.使逻辑函数为1的最小项有7个。17.如果规定只能使用非门和2输入与非门来实现L=AB+AC，则正确的逻辑图是.A.B.C.5D.18.已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为。19.已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为。20.下列等式成立的是A.AB+AC+BC=AB+BCB.C.(A+B)(A+C)=A+BCD.A+AB=A621.已知A+B=A+C，则B=C。×22.已知AB=AC，则B=C。×23.n个变量的最小项是包含全部n个变量的乘积项，在乘积项中每个变量只能以原变量的形式出现一次。×24.用卡诺图化简一个逻辑函数，得到的最简与或式可能不是唯一的。√25.。√26.逻辑函数的结果为B.27.已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为。28.已知函数L(A，B，C，D)的卡诺图如图所示，则函数L的最简与-或表达式为。7第三章1.电路如图所示，输出端L的表达式为。2.分析下图所示电路，输出函数F的表达式为。3.已知二变量输入逻辑门的输入A、B和输出F的波形如图所示，则该逻辑电路为无法判断。4.一个十六路数据选择器，其地址输入（选择控制端输入）端有___4____个。5.一个译码器若有100个译码输出端，则译码器地址输入端至少有___7____个。6.下列电路中，属于组合逻辑电路的是__________。A.计数器B.译码器C.寄存器D.触发器7.组合逻辑电路中的竞争冒险是由___门电路的延时___引起的。8.一位8421BCD码译码器的数据输入线与译码输出线的组合是。A.2:4B.4:6C.1:10D.4:1089.设计一个对1000个符号进行二进制编码，则至少要10位二进制数码。10.设计一个裁判表决电路。裁判组由三个人组成：主裁判A、副裁判B和C。在判定一次比赛的结果时必须按照如下原则：只有当两个或两个以上裁判支持，并且其中有一个为主裁判时，比赛结果的裁决才有效。令A、B、C为1表示支持，为0表示反对。裁决Y为1表示有效，为0表示无效。能够实现该电路功能的是Y=AB+AC。11.当七段显示译码器的七个输出端状态为abcdefg=0011111时（高电平有效），译码器输入状态（8421BCD码）应为_____0110_______。12.下列表达式中不存在竞争冒险的有。A.B.C.D.13.函数，当变量的取值为B=C=0。将不出现冒险现象。14.用3-8线译码器74HC138可以构成6-64线译码器，需要9片74HC13815.为了使74HC138正常工作，使能输入端、和的电平应是100。16.多路数据分配器可以直接由译码器来实现。17.用两片4位比较器74HC85串联接成8位数值比较器时，低位片中的、、所接的电平应为001。18.如图所示电路中，Y的最小项表达式是Y=m(1,2,4,7,8,11,13,14)19.逻辑函数L的卡诺图如图所示，以下关于L的最简与或表达式正确的是.9A.B.C.D.20.逻辑函数L的卡诺图如图所示，以下关于L的最简与或表达式正确的是.A.B.C.D.21.实现两个一位二进制数相加的电路叫全加器。×22.实现两个一位二进制数和来自低位的进位相加的电路叫全加器。√23.组合逻辑电路通常由逻辑门和触发器组合而成。×24.普通编码器的2个或2个以上的输入同时为有效信号时，输出将出现错误编码。√1025.当2个或2个以上的输入同时为有效信号时，优先编码器将只对优先级别高的输入进行编码。√26.串行进位加法器的缺点是运算速度慢，优点是电路结构简单。超前进位加法器的优点是运算速度快，缺点是电路结构复杂。√27.当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象，称为竞争。由竞争而可能产生输出干扰毛刺的现象称为冒险。√28.常用的消除组合逻辑电路中竞争冒险的方法有三种：发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。√29.二进制译码器的作用是将输入的代码译成特定的信号输出。√第四章1.如下图所示电路构成的锁存器，以下哪组R,S输入信号将导致相应信号撤销后，电路进入不确定状态2.指出下图所示电路构成的锁存器为哪种类型的锁存器？113.下图是D锁存器定时图，在中，表示输入信号D建立时间的是，表示输入信号D保持时间的是。4.以下关于锁存器和触发器描述正确的是A.锁存器是脉冲边沿敏感器件，触发器是脉冲电平敏感器件B.锁存器和触发器都是脉冲电平敏感器件C.锁存器是脉冲电平敏感器件，触发器是脉冲边沿敏感器件D.锁存器和触发器都是脉冲边沿敏感器件5.试指出下图所示电路对CP信号的敏感类型126.下图是D触发器的定时图，表示输入信号D建立时间的是，表示输入信号D保持时间的是。7.当输入端S和R为，由或非门构成的基本SR锁存器会出现不稳定状态。138.当输入端S和R为，由或非门构成的基本SR锁存器保持原状态不变。9.用或非门构成的基本SR锁存器，其特性方程中，约束条件为SR=0。这说明两个输入信号。10.当输入端和为，由与非门构成的基本SR锁存器会出现不稳定状态。1411.对于门控D锁存器来说，在条件下，输出端Q总是等于输入的数据D。12.触发器有个稳定状态，它可以存储1位二进制码，存储8位二进制信息需要个触发器13.触发器被清零（复位）后，Q和端的状态分别为和。1514.触发器的输出逻辑电平从1到0或从0到1的转换称为15.触发器CP输入端的三角形符号指的是16.下降沿触发的边沿JK触发器在CP下降沿到来之前J=1、K=0，而CP下降沿到来之后变为J=0、K=1，则触发器的状态为17.假定锁存器的初始状态为0。对于下图所示的电路和输入波形，输出端Q的波形图为。1618．假设电路的初始状态为Q=1，对于下图所示的电路和输入波形，输出端Q和的波形图为。1719.在下图中，假设触发器的初态均为0，则Q的波形图为。1820.用CMOS电路74HCT02或非门构成消除机械开关抖动影响的电路及开关S由位置A到B时波形如图所示，试确定Q端的波形为。1921．下图是D锁存器定时图，下列说法正确的是。22.由D触发器构成JK触发器的电路是.2023.在下图所示电路中，能完成T触发器逻辑功能的电路有.24.在图示电路中，能完成的逻辑功能的电路有.2125．在图示电路中，能完成的逻辑功能的电路有.26.JK触发器在JK输入信号的作用下可以工作在4个状态——置1，置0，保持和翻转。√27.JK触发器当JK都为1时，下一个状态维持与现态一致。×28.T触发器的下一状态与T输入信号保持一致。×29.触发器的保持时间是指在有效电平转换之前，数据必须保持不变的时间间隔。×2230.下图两个非门构成的电路就是一个最基本的的双稳态电路。在接通电源后，它可能随机地进入0状态或1状态，且能长期保持这一位二进制数据不变。但因为没有控制机构，所以无法在工作时改变和控制它的状态，从而不能作为存储电路使用。√第五章1.一个8421BCD码计数器至少需要个触发器。2.有一同步时序电路，由三个上升沿触发的D触发器构成，其控制输入，，，则该电路可产生循环长度为7的序列，设起始状态，由输出，则此序列为。3.用n个触发器构成计数器，可得到的最大计数容量（即计数模）为。234.如图所示的数字逻辑部件。其中各方框中均是用模N的计数器作N次分频器，则A处的频率是400kHz，B处的频率是40kHz，C处的频率是。5.某时序电路的输入为X，输出为Z，状态按排序，其状态转换真值表如下所示，则该电路的逻辑功能是。246.有，两个状态，条件可确定和不等价。7.同步时序电路中触发器的数目为N，状态数为M，则两者的关系为。8.某同步时序电路的状态图如下图所示，用D触发器设计时的最简激励方程组为,电路能否自启动。259.状态图如图所示，电路的输入为A，输出为Y，试用两个上升沿触发的JK触发器设计该电路，要求电路使用的门电路最少。则各个触发器的激励方程及输出方程为。10.时序电路如图所示，分析电路确定电路的有效循环状态数为，能否自启动。2611.已知不可以重叠检测101序列检测器的输入序列、输出序列如下，其状态图为。输入A：0101011010输出Z：000100001012.用触发器实现下图所示输出波形，每一个和的周期内，可以等分为段时间间隔相等的状态，需要电路有种状态来实现。2713.在某计数器的输出端观察到如图所示的波形，该计数器的模为。14.电路如图所示，假设初始状态=000。由FF1和FF0构成的电路是进制计数器。这个电路为进制计数器。2815.电路如图所示。输入依次为，则电路构成模174计数器。16.由三个触发器构成的移位寄存器状态