电工与电子技术基础第09章触发器和时序逻辑电路

第9章触发器和时序逻辑电路主讲教师：刘贵栋远程教育学院时序逻辑电路的输出状态不仅决定于当时的输入状态，而且与电路原来的状态有关，具有记忆功能。触发器是时序逻辑电路的基本单元组合逻辑电路的输出状态完全由当时的输入变量的组合状态决定，与电路的原状态无关。概述§9.1双稳态触发器触发器按其稳定工作状态可分为：双稳态触发器、单稳态触发器、无稳态触发器（多谐振荡器。双稳态触发器按逻辑功能分为RS触发器、JK触发器、D触发器和T触发器等。9.1.1RS触发器1.基本RS触发器&G1&G2由两个与非门交叉连接而成QQDRDSDSDR0110110010不变不定Q&G1&G2QQDRDS输入SD=0,RD=1时若原状态：10101011输出变为：01==QQ&G1&G2QQDRDS10==QQ输入SD=0,RD=1时若原状态：01==QQ00110101输出保持：01==QQ&G1&G2QQDRDSDD1,0RS==时，触发器原状态若为“0”，则新状态为“1”。若原状态为“1”，则新状态仍为“1”。即无论原状态如何，基本RS触发器都输出“1”，所谓“置位”状态。DD1,0SR==时,考虑到电路的对称性，触发器的输出状态应为“0”，即所谓“复位”状态。DRDS直接复位端（RESET）直接置位端（SET）低电平有效输入RD=1,SD=1时若原状态：10111001输出保持原状态：01==QQ01==QQ&G1&G2QQDRDS输入RD=1,SD=1时若原状态：10==QQ01110110输出保持原状态：10==QQ&G1&G2QQDRDS结论时，触发器原状态若为“0”，则新状态为“0”。若原状态为“1”，则新状态仍为“1”。即无论原状态如何，基本RS触发器输出都保持原状态不变。DD1,1RS==输入RD=0,SD=0时0011输出全是1与逻辑功能相矛盾且当同时变为1时，速度快的门输出先变为0，另一个不变。输出状态由偶然因素决定。&G1&G2QQDRDSDD0RS==结论输入RD=0,SD=0时，基本RS触发器的输出不定，属于禁止出现的状态。基本RS触发器的置位、复位和保持不变的逻辑功能，可实现数码的存储和记忆。由于有禁态，所以使用受到一定限制。图形符号DRDS低电平有效QQRS2.可控RS触发器（时钟RS触发器）&c&dQQDRDS&a&bRSCP时钟信号直接复位端直接置位端注意DRDS（直接复位端）和（直接置位端）可以不受时钟信号的控制直接给输出复位（输出0）或置位（输出1）。一般用于在开始工作时设定初始工作状态，而在工作过程中一般不使用。因为它们都是低电平有效的信号，所以不用时应接高电平。&c&dQQDRDS&a&bRSCPCP=0及R=S=0时011触发器保持原态CP=1，R=0、S=1时1&c&dQQDRDS&a&bRSCP0110101新状态是1CP=1，R=1、S=0时1&c&dQQDRDS&a&bRSCP1001110新状态是0CP=1，R=1、S=1时1&c&dQQDRDS&a&bRSCP1100111新状态不定逻辑功能表RSQn+100Qn01110011不定Qn+1---第n+1个时钟脉冲到来后的新状态Qn---第n+1个时钟脉冲到来之前的原状态逻辑符号DRDSSRCPQQSRC11S1R例：画出RS触发器的输出波形。CPRSQQSetReset使输出全为1CP撤去后状态不定可控RS触发器的计数功能工作原理100101110假设Q=010来一个时钟翻转一次&c&dQQ&a&bCP可控RS触发器的空翻现象10010111010&c&dQQ&a&bCPQ的状态会不断翻转，产生空翻现象。若CP一直是高电平结论1.可控RS触发器输出的变化发生在CP信号高电平期间.2.除了具有置位、复位和保持功能之外，还可对输入的时钟脉冲进行计数。但是对时钟脉冲的宽度（高电平期间）要求比较苛刻。3.仍存在禁止状态（R=S=1）。9.1.2JK触发器从触发器主触发器QQQQCPCPJKSRRDSD1由两个可控RS触发器和一个非门构成SDRDJKCP逻辑符号逻辑状态表J0011K0101Qn+1Qn+101QnQQ1K1JSRC1从触发器主触发器QQQQCPJKSRRDSD101SRCP=0时，若主触发器输出为0，01则从触发器输出也为0。CP=0若主触发器输出为1，则从触发器输出也为1从触发器主触发器QQQQCPJKSRRDSD1CP=010SR101在CP=0期间，从触发器与主触发器状态一致。结论从触发器主触发器QQQQCPJKSRRDSD101SR逻辑功能分析(1)J=1,K=1,Q=0CP=011101CP=0,主触发器状态不变01从触发器状态也不变且与主触发器状态相同，从触发器主触发器QQQQCPJKSRRDSD101SR10CP=111100CP=1主触发器输出Q从0变为1,从触发器不变从触发器主触发器QQQQCPJKSRRDSD1SR101CP=01110CP=0主触发器输出不变,从触发器输出变为1,与主触发器状态相同。1001主从结构的JK触发器在CP=1时，先把信号存在主触发器中。在CP从1下跳为0时，从触发器输出发生状态翻转或保持原状态不变，即下降沿触发。从触发器主触发器QQQQCPJKSRRDSD1010SR10CP=11110J=K=1时,每来一个时钟脉冲输出状态变化一次.即所谓“计数”状态.(2)J=0,K=0由于主触发器的R=S=0,所以主触发器的输出状态永远不会变化,从触发器的输出状态也不会发生变化,触发器此时为“不变”状态(3)J=1，K=0从触发器主触发器QQQQCPJKSRRDSD1SR1001CP=110100设原状态为“0”当CP=1时,主触发器先翻转为“1”，然后当CP=0时，从触发器在由0翻转为1。从触发器主触发器QQCPSRRDSD1SR10CP=1101000若原状态为1，则主触发器因S=0，R=0，CP=1时，主触发器输出不变，所以CP=0时，从触发器状态也不变。1即不管原状态如何，当J=1，K=0时，时钟脉冲过后的新状态为1。QJK(4)J=0，K=1考虑到电路的对称性，可以知道无论原状态如何，下一个状态一定是0。CPJKQ时序图9.1.3D触发器DCPRDSDQQSRC1D逻辑符号逻辑功能表D01Qn+101&e&fQQ&c&d&a&bDCP设原态Q=0并设D=11CP=0期间，c、d被锁，输出为1。001101c=1、d=1反馈到a、b的输入，a、b输出为0、1。001111010&e&fQQ&c&d&a&bDCPCP正沿到达时c、d开启，使c=1，d=0。11110110Q翻转为101&e&fQQ&c&d&a&bDCPCP正沿过后，d=0将c封锁,并使b=1，维持d=0。11001因此以后CP=1期间D的变化不影响输出。001&e&fQQ&c&d&a&bDCP9.1.4触发器逻辑功能的转换1.JK触发器转换为D触发器DSDRDJKCPQQ1DnQn+100111J1KC1SR2.JK触发器转换为T触发器SDRDJKCPQQTTQn+10Qn1Qn1J1KC1SRCPQDQ3.D触发器转换为触发器T′每来一个脉冲Q翻转一次C11D9.2寄存器用于存放参与运算的数据和运算结果数码的输入方式有并行和串行之分,输出也有并行和串行之分。并行输入、并行输出：数码从各输入、输出端同时输入、输出。串行输入、串行输出：数码从一个输入、输出端逐位输入、输出。9.2.1数码寄存器取出清零寄存1&&1&&1&&QQQQ1SDRDQ2101010101101Q0并行输入/输出的数码寄存器d3d2d1d0DQ寄存清零RDQ3Q2Q1Q0RD由D触发器构成的并行输入/输出数码寄存器RDRDDDDQQQ9.2.2移位寄存器即可存放数码又可在移位脉冲控制下依次移动位置.QQJKJKKKJJD数码输入RD清零移位脉冲CQ3Q2Q1Q0由JK触发器组成的四位移位寄存器移位寄存器的状态表(设寄存的二进制数为“1011”）CPQ300000清零10001左移一位20010左移二位30101左移三位41011左移四位移位过程Q2Q1Q0存放的二进制数码1011随时钟脉冲从高位到低位依次串行输入到数据输入端。输出数据时，既可从最高位触发器输出端在移位脉冲控制下依次串行输出，也可以从四个触发器的输出端同时并行输出。显而易见，并行工作方式的速度较快，但需要的输入输出端子数相应较多。由D触发器组成的并行、串行输入/串行输出的移位寄存器&&&&d3d0d1d2并行输入串行输出寄存移位脉冲C清零SDSDSDSDRDRDRDRDQ3Q2Q1DDDQ0D串行输入9.3计数器基本逻辑功能:计数器能够累计输入时钟脉冲的个数9.3.1二进制计数器计数器的输出码按照二进制加法或减法的规律变化,如二进制加法计数器,其规律是“逢二进一”。一个触发器可以表示一位二进制数，如要表示n位二进制数，就需要n个触发器。n位二进制计数器所能表示的状态数最多为N=2n个，而所能表示的最大十进制数为2n-1个。如n=4，则状态数最多为16个，最大十进制数为15。1.异步二进制加法计数器所谓异步,是指当多位触发器发生状态变化时,在时间上不同步。其原因是各触发器的时钟脉冲端没有连接在一起，这一点可从下面的异步方式四位二进制加法计数器的工作原理中加深体会。0000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000CP二进制数Q3Q2Q1Q0十进制数四位二进制加法计数器状态表Q3Q2Q1Q0JKKKKJJJ计数脉冲CPRD清零Q3Q2Q1Q0CP12345678910111213141516由主从型JK触发器组成的四位异步二进制加法计数器QQQQ2.同步二进制加法计数器Q2Q3JQ1Q0JJJKKKKQQQQQQQQ清零计数脉冲CPJ0=K0=1;J1=K1=Q0;J2=K2=Q1Q0;J3=K3=Q2Q1Q0;F0F1F2F3Q3Q2Q1Q0CP12345678910111213141516各触发器的状态变换与时钟脉冲同步例1:分析图示逻辑电路的逻辑功能,说明其用途.设初始状态为“0000”。JKJJKKDR清零计数脉冲Q2Q1Q0QQQQQQF0F1F2这是一个五进制的异步加法计数器。时序图如下CPQ0Q1Q2123459.3.2十进制计数器用四位二进制数来代表十个十进制数码0～9四位二进制数共有16个状态，用于代表0～9时会多余出6个状态。编码方式的不同，决定了状态的取舍。最常用的编码方式为8421码8421码十进制加法计数器的状态表0000001000112001023001134010045010156011067011178100089100191000000CPQ3Q2Q1Q0十进制数Q3Q2Q1Q0JJJJKKKKDR计数脉冲J0=K0=1；J1=Q3Q0，K1=Q0；J2=K2=Q1Q0；J3=Q2Q1Q0，K3=Q01.同步十进制加法计数器S9（1）CT74LS2901234567141312111098S9（2）Q2Q1Q3Q0C0C1R0（1）R0（2）UCCGND×R0（1）R0（2）S9（1）S9（2）Q3Q2Q1Q0110××0×11×0×00×0×0××0×00×00001001计数计数计数计数CT74LS290的管脚图和功能表2.二－五－十进制计数器Q3Q2Q1Q0DRDSDSDRDRDRF3F2F1F0&&C0C1KJKKJR0(1)R0(2)JJKS9(1)S9(2)CT74LS290的内部逻辑图1.只接C0时,由Q0输出,为二进制计数器。2.只接C1时，由Q3、Q2、Q1输出，为五进制计数器。3.将Q0与C1连接,由C1输入计数脉冲,可得十进制计数器。4.利用“反馈清零法”,可得到小于十的任意进制计数器。逻辑功能用反馈清零法将CT74LS290连接成6进制计数器。Q3