1.测试1位全加器的仿真

-1-可编程逻辑器件设计实验报告实验名称：测试1位全加器的仿真实验目的：使用modelsim编写testbench代码实现测试1位全加器的仿真，并得到输出波形实验时间：年月日地点：实验室学生姓名：学号：实验名称：测试1位全加器的仿真1、实验步骤1.创建工程文件，并命名为full_adder_test。2.将已存在的full_adder的verilogHDLFile添加到工程文件中，并创建modelsim仿真文件，命名为full_adder_tb。3.在modelsim仿真文件中输入代码，并编译。2、VerilogHDL代码modulefull_adder_1(ina,inb,ci,co,sum);inputina,inb,ci;outputco,sum;assign{co,sum}=ina+inb+ci;endmodule3、Testbench仿真代码：`timescale1ns/1nsmodulefull_adder_tb;rega,b,c;wireco,sum;integeri,j;parameterdelay=100;装订线-2-full_adder_1U1(a,b,c,co,sum);initialbegina=0;b=0;c=0;for(i=0;i2;i=i+1)for(j=0;j2;j=j+1)begina=i;b=j;c=0;#delay;endfor(i=0;i2;i=i+1)for(j=0;j2;j=j+1)begina=i;b=j;c=1;#delay;endendendmodule4、RTL视图5、仿真结果