verilog学习

1先记下来：1、不使用初始化语句；2、不使用延时语句；3、不使用循环次数不确定的语句，如：forever，while等；4、尽量采用同步方式设计电路；5、尽量采用行为语句完成设计；6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；7、所有的内部寄存器都应该可以被复位；8、用户自定义原件（UDP元件）是不能被综合的。一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因此连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。2、过程性赋值：过程性赋值只出现在always语句中。阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。过程性赋值语句中的任何延时在综合时都将忽略。建议同一个变量单一地使用阻塞或者非阻塞赋值。3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门，一些操作符不能被综合：===、!==。4、算术操作符：Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如：Wire[3:0]A,B;Wire[4:0]C;AssignC=A+B;C的昀高位用来存放进位。6、关系运算符：关系运算符：,,=,=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。7、相等运算符：==，！=注意：===和！==是不可综合的。可以进行有符号或无符号操作，取决于数据类型8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。9、部分选择：部分选择索引必须是常量。10、BIT选择：BIT选择中的索引可以用变量，这样将综合成多路（复用）器。11、敏感表：Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，不然，综合时不能正确地2映射到所用的门。12、IF：如果变量没有在IF语句的每个分支中进行赋值，将会产生latch。如果IF语句中产生了latch，则IF的条件中昀好不要用到算术操作。Case语句类似。Case的条款可以是变量。如果一个变量在同一个IF条件分支中先赎值然后读取，则不会产生latch。如果先读取，后赎值，则会产生latch。13、循环：只有for-loop语句是可以综合的。14、设计时序电路时，建议变量在always语句中赋值，而在该always语句外使用，使综合时能准确地匹配。建议不要使用局部变量。15、不能在多个always块中对同一个变量赎值16、函数函数代表一个组合逻辑，所有内部定义的变量都是临时的，这些变量综合后为wire。17、任务：任务可能是组合逻辑或者时序逻辑，取决于何种情况下调用任务。18、Z：Z会综合成一个三态门，必须在条件语句中赋值19、参数化设计：优点：参数可重载，不需要多次定义模块四：模块优化1、资源共享：当进程涉及到共用ALU时，要考虑资源分配问题。可以共享的操作符主要有：关系操作符、加减乘除操作符。通常乘和加不共用ALU，乘除通常在其内部共用。2、共用表达式：如：C=A+B;D=G+(A+B);两者虽然有共用的Ａ＋Ｂ，但是有些综合工具不能识别．可以将第二句改为：D=G+C；这样只需两个加法器．3、转移代码：如循环语句中没有发生变化的语句移出循环．4、避免latch：两种方法：1、在每一个IF分支中对变量赋值。2、在每一个IF语句中都对变量赋初值。5：模块：综合生成的存储器如ROM或RAM不是一种好方法，只是成堆的寄存器，很费资源。昀好用库自带的存储器模块。五、验证：１、敏感表：在always语句中，如果敏感表不含时钟，昀好将所有的被读取的信号都放在敏感表中。２、异步复位：建议不要在异步时对变量读取，即异步复位时，对信号赋以常数值。Averilog的流行,有两方面的原因;Bverilog与VHDL相比的优点C典型的verilog模块Dverilog语法要点A)verilog的流行,有两方面的原因:1它是cadence的模拟器verilog-XL的基础,cadence的广泛流行使得verilog在90年代深入人心;2它在硅谷获得广泛使用;B)verilog与VHDL相比的优点二者的关系仿佛C与FORTRAN,具体而言:31verilog的代码效率更高:比较明显的对比:VHDL在描述一个实体时采用entity/architecture模式,verilog在描述一个实体时只需用一个module/edumodule语句块.此外verilog的高效性还在很多地方体现出来;2verilog支持二进制的加减运算:VHDL在进行二进制的加减运算时使用conv_***函数或者进行其他的定义,总之必须通知编译器;verilog直接用形如c=a+b的表示二进制的加减运算;3综合时可控制性好:VHDL对信号不加区分地定义为signal,而verilog区分为register类型的和wire类型的;但是也有人支持VHDL,认为verilog和VHDL的关系仿佛C和C++.C)典型的verilog模块讨论以下典型电路的verilog描述:*与非门;*加法器;//即全加器*D触发器;*计数器;//**分频的counter*latch;*时序机;*RAM;//用synopsys的*模块引用;*预编译;*与非门的verilog描述如下://verilog使用和C语言相同的注释方法modulend02(a1,a2,zn);//一个verilog模块总是以module开始,以endmodule结束,nd02是模块名,a1,a2,zn是模块的3个输入输出信号inputa1,a2;//告诉编译器a1,a2对此模块而言是输入,并且数据类型是bitoutputzn;//告诉编译器zn对此模块而言是输出,数据类型也是bitnand(zn,a1,a2);//我理解nand是运算符,我们不必深究verilog中的正式术语是什么了吧，总之这种形式表示zn=~(a1&&a2);你一定已经想到类似的运算符还有not,and,or,nor,xor了吧;除了not,括号里的信号数可以任意,例如or(z,f,g,h)表示z=f||g||h,并且延时是3个单位时间，#x表示延时x个单位时间;endmodule*加法器的verilog描述如下:modulead03d1(A,B,CI,S,CO);input[2:0]A,B;//表示A,B是输入信号,并且是3位矢量,上界是2,下界是0inputCI;output[2:0]S;outputCO;assign{CO,S}=A+B+CI;//一对{和}表示链接,即将CO和S合并成4位矢量endmodule*带异步清零端的D触发器的verilog描述如下:moduledfctnb(d,cp,cdn,q,qn);inputd,cp,cdn;outputq,qn;4regq,qn;//关键字reg表示q和qn是register类型的信号;verilog中有两种类型的信号:register类型和wire类型.你可以简单地把register类型的信号想象为某个D触发器的输出,而wire类型的的信号是组合逻辑的输出.二者的昀大区别在于:你可以对register类型的信号进行定时赋值(用wait语句在特定时刻的赋值,详见下面always语句),而对于wire类型的信号则不可.alwayswait(cdn==0)//表示每当cdn=0时,将要对D触发器清零,always和wait嵌套，wait和@是verilog的两个关键字,表示一旦有某事发生；则执行下面的语句块,always有点象C语言中的if...then...，wait和@的区别:请参考本模块.wait表示本语句块的进程停止,直到cdn=0的条件出现才继续；我理解在verilog中,每个昀外层语句块都是一个***的进程;@(请看下个always语句)也表示本语句块的进程停止,直到后面定义posedgecp(即出现cp的上升沿)的事件出现才继续;也许wait和@可以合二为一吧,但至少到目前verilog中wait表示条件,@表示事件;具体运用中,wait总是用于类似wait(xxx=1)之类的场合,@总是用于类似@(xxx)或@(posedge/negedgexxx)之类的场合整句话的意思是每当cdn等于0时,则作以下事情begin//begin...end结构的用法类似于pascal语言q=0;qn=1;wait(cdn==1);endalways@(posedgecp)//@(posedgecp)中有两个关键字:@(x)表示每当事件x发生,posedgex表示x的上升沿,negedgex表示x的下降沿，整句话的意思是每当cp的上升沿,则作以下事情if(cdn)//如果cdn=1(意味着清零端无效)beginq=d;qn=~q;//~表示反相endendmodule*计数器的verilog描述如下:modulecount(in,set,cp,out);//此计数器,在cp的上升沿将输入赋给输出,在cp的上升沿使输出加一input[15:0]in;inputset,cp;output[15:0]out;reg[15:0]out;always@(posedgeset)out=in;always@(posedgecp)out=out+1;//verilog容许一个信号同时出现在等号两端,只要它是reg类型的endmodule*latch的描述如下:always@(clkord)if(clk)q=d;*时序机的verilog描述如下:always@(posedgeCLK)//D是下一个状态,Q是当前状态,e1,e2是输入,a,b是输出Q=D;always@(Qorothercase)begin//当Q变化或输入e1,e2变化时D要相应变化D=Q;//note1a=0;b=0;5......case(Q)q1:beginq1action;if(e1)D=d1;if(e2)D=d2;elseD=d3;a=1;//note2endq2:beginb=1;......enddefault:begina=0;b=0;......endend---annotations---note1:Thisisacustomexpression,afterreset,DshouldbeequaltoQ;note2:Inthisstatemachine,aisonlyequalto1atstateq1,inotherstate,aisequalto0;*RAM的verilog描述如下:moduleram(din,ain,dout,aout,rd,wr);//这是一个双口RAM,分别有:输入端:输入地址ain;输入数据din;上升沿有效的写信号wr;/输出端:输出地址aout;输出数据dout;高电平有效的读信号rd;inout[7:0]din;input[7:0]ain,aout;inputrd,wr;output[7:0]dout;reg[7:0]memory[0:255];//请注意这是存储阵列的描述方法,描述了一个共有256个字的存储阵列,每个字是8位assigndout=rd?memory[aout]:8'bz;//assign关键字表示并行赋值语句的开始?运算符的作用和在C语言中一样8'bz是一个常量,表示一个字节的高阻态,其中8表示长度是8