AT45DB642D手册(中文)

特点·2.7v~3.6v单一电源·双接口架构-RapidSTM串行接口：最大66MHz时钟频率SPI兼容Modes0和3-Rapid8TM8bit接口：最大50MHz时钟频率·用户可配置页尺寸-1024字节/页-1056字节/页·页编程操作-智能编程操作-8192页主存储器（1024/1056字节/页）·灵活的擦除操作-页擦除（1k字节）-块擦除（8k字节）-扇区擦除（256k字节）-整个芯片擦除（64Mbit）·双SRAM数据缓存器（1024/1056字节）-允许在写Flash阵列时接收数据·跨越整个阵列的连续读能力-可完美用于代码映射（CodeShadowing）应用·低功率消耗-10mA典型读电流：串行接口-10mA典型读电流：8-bit接口-25uA典型待机电流-9uA深度掉电电流，典型值·硬件和软件数据保护特色-单个扇区·对数据和代码永久性安全锁定-单个扇区·安全：128字节安全寄存器-64字节用户可编程空间-唯一的64字节器件标识符·JEDEC标准制造厂ID和器件ID读·每一页至少100000次编程/擦除周期·数据保持20年·绿色包装（卤化物不受限/符合RoHS）选项·温度范围-工业级：-40℃~+85℃本手册原始出处：．概述AT45DB642D是一款2.7v，双接口顺序读写Flash存储器，适合于数字语音，图像，程度代码和数据存储等应用。AT45DB642D支持RapidS串行接口和Rapid8八位接口。RapidS是与SPI兼容且频率高达66MHz的串行接口。双接口提供一个串行接口用于连接DSP、另一个8位接口连接到微控制器，或者反过来一样。它的89206016位主存储器被组织成8192页，每页1024字节（二进制页的尺寸），或者1056字节（标准页尺寸）。除了这个主存储器，ATD45DC642D还包括2个SRAM缓冲区，每个1024字节（或1056字节）。这2个缓冲区可以在主存储页被编程的时候接收数据，如同写一个连续的数据流。它可以很容易地像EEPROM那样，以自身已包含的三步方式（读-修改-写）来修改位或字节。与传统Flash存储器使用并行口和多地址线随机读写数据不同，DataFlash使用RapidS串行接口或者一个叫Rapid8八位接口顺序访问它的数据。简单的顺序访问方式，可有效地减少器件引脚数量，方便硬件布线，增强系统可靠性，降低开关噪声，减少包装尺寸。在那些要求高密度、低引脚数量、低电压和低功耗的商业或工业应用场合，这款器件是最优的选择。为了适应简单的在系统可编程，AT45DB642D不需要高的编程电压。对于编程和读操作，器件只需要2.7v到3.6v的单一电源。AT45DB642D由CS引脚选择芯片，通过包含串行输入SI、串行输出SO和串行时钟SCK的3线串行接口，或者一个包含输入/输出脚（I/O7~I/O0）、时钟脚（CLK）的8位接口访问器件。所有的编程，擦除周期都是自定时的。2.引脚配置表2-1符号名称及功能类型CS芯片选择：低时芯片被选中。CS为高时，芯片不被选中并处于等待模式(非深度低功耗模式)，此时，芯片的输出引脚(SO和I/O7-I/O0)处于高阻状态，输入引脚(SI和I/O7-I/O0)上的数据不会被确认。启动一项读写操作从CS上的下跳变开始，CS引脚的上跳变结束操作。当结束的是器件内部的自定时操作时(如编程、擦除)，器件并不立刻进入等待模式，而是直到完成这些操作后(才进入等待模式)。输入SCK/CLK串行时钟：向这个引脚提供的时钟，用来控制芯片输入或输出的数据流。出现在SI或I/O7-I/O0引脚上的命令，地址，数据永远在SCK/CLK的上升沿被锁入。SO或I/O7~I/O0上的数据永远在SCK/SLK的下降沿时稳定。输入SI串行输入：SI是移入数据到芯片的引脚，这里的数据包括命令、地址等。SI上的数据在SCK/CLK上的上升沿锁入芯片。如果SER/BYTE引脚始终被驱动为低（译注：不使用串行而是使用并行方式），SI脚应该视为“无连接”。输入SO串行输出：SO用来从芯片移出数据。SO上的数据总是在SCK/CLK上的下降沿打出芯片。如果SER/BYTE引脚始终被驱动为低（译注：不使用串行而是使用并行方式），SO脚应该视为“内部无连接”。输出I/O7~I/O08bit输入/输出：I/O7~I/O0是双向的数据输入/输出引脚。输入的数据包输入括操作码和地址序列。这些引脚的使用是可选的。如果SER/BYTE引脚是悬空的或者被外部驱动为高，则这些引脚应该被视为“内部无连接”。/输出WP写保护：当WP有效时(低)，无论“使能扇区保护”命令是否发到芯片，所有被“扇区保护寄存器”指定的扇区都将受到保护而禁止被修改或擦除。WP的功能独立于软件控制的保护方法。在WP有效期间，如果一个编程或擦除命令输入到芯片中，芯片简单地忽略这些命令并不予以履行。一旦CS无效，芯片将返回到空闲状态。无论如何，当WP有效时，“使能扇区保护”命令和“扇区锁定”命令都将被芯片认可。WP引脚内部有上拉电路，如果不打算使用这一硬件控制的保护功能则可以使其悬空。只要可能，还是推荐将WP从外部连接到Vcc。输入RESET复位：RESET引脚上的一个低电平将终止后续的操作，并置位内部的状态机到空闲状态。只要低电平出现在RESET引脚上，芯片将保持在复位状况。一旦RESET返回到高电平，常规的操作可以重新开始。器件内部包含有一个上电复位电路，这样在芯片上电期间对RESET脚没有要求。如果不需要使用这个引脚及其特点，则推荐将其驱动到高电平。输入RDY/BUSY准备好/忙：当器件忙于内部自定时操作时，这个漏极开路的输出脚将被驱动到低电平。这个引脚通常为高(通过外部的上拉电阻)，在编程/擦除操作、比较操作以及页-缓冲区传送期间，它将被拉低。忙状态表示Flash存储区和某一个缓存区不能被访问，对另一个缓存区的读/写操作仍可以执行。输出SER/BYTE串行/8bit并行切换控制：这个DataFlash可以通过控制SER/BYTE引脚将芯片配置成串行使用方式或者8位并行方式。当SER/BYTE保持高电平时使用串行口(SI和SO)进行所有数据的传送，此时8位端口(I/O7-I/O0)处于高阻状态，所有8位口上出现的数据都将被忽略。当SER/BYTE保持低电平时，所有数据通过8位口来传送，SI和SO处于高阻状态，所有出现在SI和SO引脚上的数据将被忽略。在串行方式和8位并行方式间的切换，只能在CS引脚处于高状态并且芯片没有处于内部自定时的操作忙时。输入SER/BYTE引脚有内部的上拉，所以如果不使用8位并行方式，此引脚无需连接。此外，如果SER/BYTE悬空或者说一直被内部上拉至高，则8位的输出输入引脚I/O7-I/O0，VCCP脚和GNDP引脚都应该被看作“内部无连接(NC)”。Vcc器件电源：电源GND地：地Vccp8位口电源电压：Vccp用来向8位输入/输出口提供电源。如果8位口被使用，则Vccp也需要用上。电源GNDp8位口的地：Vccp电源的地。地3．框图4.存储区编排为了提供最佳的适应性，AT45DB642D的存储区排列被分成3级，包括扇区，块和页。“存储器结构图”图示了每一级的细目以及每一扇区及每一块的页数。所有的编程操作都只能是针对页。而擦除操作则可以针对整个芯片、扇区、块和页面进行。图4-1存储器结构图5．器件操作对器件的操作由主处理器通过指令控制。指令表和与之关联的操作码见表15-1到15-6。一条有效的指令从脚的下跳沿开始，后随8位操作码、目的缓存区或者主存储器地址。在为低电平期间，激励SCK/CLK引脚控制加载操作码、目标缓存区或主存储区地址到SI(串行)或8位输入脚(I/O7-I/O0)。所有指令，地址和数据的传送都是最高位在先。标准DataFlash页（1056字节）的缓存区内的寻址在本手册的术语是BFA10～BFA0，11个bit地址位，用来指定缓存区中某一个字节的地址。主存储器内的寻址使用PA12～PA0和BA10～BA0，这里，PA12～PA0的13位地址是指定某一个页面所必须的(共有0～8190个页)，BA10～BA0是指定在一个页内的某一个字节所必须的(共有0～1055个字节)。对于“幂2”的二进制页（1024字节）的缓存区内寻址，在本手册的术语是BFA9～BFA0，10位地址，用来指定缓存区中某一个字节的地址。主存储器内寻址使用A22～A0。6.读命令通过指定适当的操作码，可以从主存储区或者2个SRAM之一的缓存区读出数据。DataFlash支持方式0和方式3下的RapidS和Rapid8协议。可参阅详细的bit级读时序框图。6.1连续阵列读（遗留命令：E8H）:高至66MHz通过提供一个主存储区阵列的初始开始地址，“连续读”命令可以实现一种从芯片连续读出数据流的方法，而且只需简单地提供时钟信号，不需要额外的寻址信息和控制信号。DataFlash有一个内部地址计数器，在每一个时钟周期自动加一，所以“连续读”时不需要额外的寻址。为了完成从DataFlash标准页(1056字节)连续读的操作，操作码E8H必须被输入，并且后随3个地址字节(24位页和字节地址)和一系列无需关心内容的字节（使用串行口时为4字节，使用8位并行口时为19字节）。24位地址的前13位(PA12～PA0)用来指定从主存储器阵列的哪一个页开始读；最后的11位(BA10～BA0)指示从该页的哪一个字节开始读。为了从二进制页(1024字节)连续读出，操作码E8H必须被输入，并且后随3个地址字节(24位页和字节地址)和一系列无需关心内容的字节（使用串行口时为4字节，使用8位并行口时为19字节）。24位地址的前13位(A22～A10)用来指定从主存储器阵列的哪一个页开始读；最后的10位(A9～A0)指示从该页的哪一个字节开始读。地址字节后随的“不关心字节”是初始化读操作需要的。“不关心字节”以后，附加到SCL/CLK引脚的时钟脉冲将导致在SO（串行）或者I/O7～I/O08位（并行）引脚上输出数据。在输入操作码、地址、“不关心字节”和读出数据期间，引脚必须保持为低。当连续读主存储区阵列到一个页的尾端时，器件将毫无延时地从下一页起始字节继续连续地读出。当连续读完主存储区最后一bit位（当使用8位方式时则为最后一个字节）时，器件将返回到第一页继续读出，并且没有延时。引脚上的上跳变将终止读操作，并使输出脚(SO或者I/O7～I/O0)进入3态。连续阵列读命令允许的最大SCK/CLK频率由fCAR1决定。连续阵列读命令绕开了2个缓冲区，改缓冲区的内容并不改变。6.2连续阵列读（高频率模式：0BH）:高至66MHz这条命令能用于串行口方式，以任何频率直到fCAR1决定的最高频率从主存储区连续地读取数据。为了从1056字节页的存贮阵列连续地读出数据，信号必须首先有效，然后操作码OBH必须由时钟打入器件，后随3个字节的地址和1个哑元字节。24位地址序列的前13位（PA12～PA0）用于指明从主存储阵列的哪一页开始读，最后11位（BA10～BA0）用于指明从一页中哪一个字节开始读。同样，为了从1024字节页的存贮阵列连续地读出数据，操作码OBH必须由时钟打入器件，后随3个字节（A22～PA0）的地址和1个哑元字节。哑元字节以后，附加在SCK上的时钟将导致数据在SO脚上输出。（译注：从1056字节页和1024字节页的连续读，操作码相同，后随的地址字节数也相同。区别是在13.1节描述的是否对配置寄存器进行了设置）在加载操作码、地址字节和读出数据期间，脚必须保持为低。当连续读主存储区阵列到一个页的尾端时，器件将毫无延时地从下一页起始字节继续连续地读出。当连续读完主存储区最后一bit位时，器件将返回到第一页继续读出，并且没有延时。引脚上的上跳变将终止读操作，并使输出脚(SO)进入3态。连续阵列读命令允许的最大SCK/CLK频率由fCAR1决